Запоминающее устройство с контролем

Запоминающее устройство с контролем

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и может быть применено в вычислительных системах, осуществляющих контроль и диагностирование запоминающих устройств (ЗУ). Целью изобретения является упрощение устройства. Устройство содержит коммутатор, регистр, накопитель, блок кодирования, блок управления, элемент И, дешифратор и триггер. Цель изобретения достигается тем, что в режиме диагностики имитация ошибок в устройстве осуществляется путем раздельной записи в информационные и контрольные разряды накопителя данных с информационных входов ЗУ. 2 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (st)s G 11 С 29/00

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4648954/24 (22) 10.02,89 (46) 30.01.91. Бюл. Г1 4 (72) О.А. Терзян, Т.С. Торосян и Л.M. Чахоян (53) 681.327.6(088,8) (56) Огнев И.В., Сарычев К.Ф. Надежность запоминающих устройств. М.: Радио и связь, 1988, с. 188, рис, 13,5.

Авторское свидетельство СССР

М 1120412, кл. G 11 С 29/00, 1983. (54) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С

КОНТРОЛЕМ (57) Изобретение относится к вычислительной технике и может быть применено в выИзобретение относится к вычислительной технике и может быть применено в вычислительных системах, осуществляющих контроль и диагностирование запоминающих устройств.

Целью изобретения является упрощение устройства.

На фиг. 1 приведена структурная схема запоминающего устройства с контролем; на фиг. 2 — схема блока управления, Устройство (фиг. 1) содержит коммутатор 1, регистр 2, накопитель 3, блок 4 кодирования, блок 5 управления, элемент И 6, дешифратор 7, триггер 8. Регистр 2 содержит группу информационных разрядов (ИР)

9 и группу контрольных разрядов (KP) 10.

Накопитель 3 состоит из двух частей: информационной 11 и кснтрольной 12. Устройство также содержит информационные выходы

13 и входы 14, управляющие входы 15 и вход

16 диагностирования. Блок 5 управления фиг. 2) содержит генератор 17 импульсов, счетчик 18, дешифратор 19, группу элемен1ов И 20-23, элемент НЕ 24.

„„. Ы„„1624535 А1 числительных системах, осуществляющих контроль и диагностирование запоминающих устройств (ЗУ). Целью изобретения является упрощение устройства. Устройство содержит коммутатор, регистр, накопитель, блок кодирования, блок управления, элемент И, дешифратор и триггер, Цель изобретения достигается тем, что в режиме диагностики имитация ошибок в устройстве осуществляется путем раздельной записи в информационные и контрольные разряды накопителя данных с информационных входов ЗУ, 2 ил.

На вход 15,1 поступает сигнал обращения, а на вход 15.2 — сигнал кода операции ("1" — режим записи, "0" — режим чтения), а на вход 15,3 — сигнал блокировки коррекции.

Предполагается, что в устройстве реализован корректирующий код, например код Хэмминга, обнаруживающий двойные и исправляющий одиночные ошибки.

Устройство работает следующим образом.

При отсутствии сигнала обращения регистр 2 и счетчик 18 находятся в нулевом состоянии, а триггер 8 — в единичном.

В режиме записи информационные разряды по сигналу с выхода блока 5 (выход элемента И 20) через коммутатор 1 поступают на регистр 2 и с его выхода — на вход информационного накопителя 3 (часть 11).

Одновременно в блоке 4 кодирования из них формируются контрольные разряды, которые поступают на вход контрольного накопителя 3 (часть 12). По сигналу записи, поступающему с выхода блока 5 (выход эле1624535 мента И 22) непосредственно на часть 11 накопителя и через элемент И 6 на часть 12 накопителя, происходит запись контрольных и информационных разрядов в накопитель 3.

В режиме чтения с выхода накопителя 3 информационные разряды по сигналу с выхода блока 5 (выход элемента И 21) через коммутатор 1, а контрольные разряды — непосредственно поступают на регистр 2.

По считанным ИР в блоке 4 кодирования формируются новые контрольные разряды и сравниваются со считанными иэ накопителя 3 разрядами 10. При наличии одиночной ошибки с выхода блока 4 кодирования на блок 5 управления поступает единичный сигнал, на дешифратор 7 (с выхода элемента 23) выдается сигнал разрешения коррекции и по синдрому. поступающему с выхода блока 4 кодирования, дешифратор 7 производит коррекцию неисправного разряда, На выход 13 устройства поступает правильная информация. При отсутствии ошибки или наличии четных ошибок коррекция не производится и информация на выход 13 поступает без изменения.

В режиме диагностирования сначала проверяются и устраняются неисправности накопителя 3 (часть 11) с помощью записи и считывания в него информации по известным тестам. При этом для выявления всех ошибок части 11 накопителя 3 в режиме чтения блокируется работа дешифратора (на вход 15.3 блока управления 5 поступает нулевой потенциал). После этого производится диагностирование контрольной части

12 накопителя, где, например, при применении кода Хэмминга, могут быть одиночные или двойные ошибки.

По информационным разрядам, поступающим на регистр 2, на выходе блока 4 кодирования задается тестовая информация и записывается в накопитель 12.

Затем триггер 8 устанавливается в нулевое состояние и запрещается поступление сигнала записи через элемент 6 на часть 12 накопителя.

На регистр 2 через коммутатор 1 передается предыдущая информация с одним инверсным разрядом и записывается в часть 11 накопителя 3. Контрольные разряды в части 12 накопителя 3 не изменяются, так как запись в контрольную часть накопителя 3 запрещена.

Таким образом, в части 11 накопителя имитируется ошибка. Производится чтение и прием ИР и KP на регистр 2. B блоке 4 кодирования формируется новый контрольный код для информации с одной ошибкой и сравнивается со считанным из контроль5

55 ной части 12 накопителя, Если в контрольной части 12 накопителя отсутствует ошибка, то по синдрому, сформированному на выходе блока 4 кодирования, на регистре 2 информация исправляется и передается в процессор, где сравнение с информацией с одной ошибкой указывает на отсутствие ошибки в части 12 накопителя. Если в ней имеется двойная ошибка, то в целом на регистре 2 будут три ошибки и на выходе блока

4 кодирования появляется синдром, который определяется иэ выражения

$кор = $ИР1<+SKP1+ SKP2 где $ор. — синдром коррекции;

$иР1 синдром одной имитированной ошибки;

SKp1 — синдром первого неисправного

КР;

SKp2 — синдром второго неисправного

КР;

Ю+ — знак сложения по модулю два.

Так как для кода Хэмминга коррекцию вызывают не только одиночные, но и тройные (и все нечетные) ошибки, то по Srop. на регистре 2 будет инвертирован (скорректирован) разряд, отличный от разряда введенной ошибки, и в процессор будет передано содержимое регистра 2 с двумя ошибками.

Так как $ир1 заранее известно, то в процессоре определяется суммарный синдром двух ошибок i, P из выражения

SKP = SKP1C+ SKP2 = Srop++ $ИР1.

Так как сумма синдромов любых двух KP отлична от суммы синдромов любых других и заранее известны синдромы всех КР, то по

S,ð однозначно определяются SKP1 и SKp2

Если в накопителе имеется одиночная ошибка, то на регистре 2 будут две ошибки, но так как для кода Хэмминга запрещается коррекция (искажение) информации при четных ошибках, то из блока 4 кодирования в блок 5 будет поступать нулевой сигнал и в процессор будет передана информация с одной (имитированной) ошибкой, что является признаком наличия в части 12 накопителя одиночной ошибки.

Тогда триггер 8 устанавливается в нулевое состояние и в части 11 накопителя укаэанным выше способом имитируется двойная ошибка.

После чтения информации на регистре

2 получаются три ошибки — две имитированные и одна часть 12 накопителя. Тогда также вызывается коррекция разряда, отличного от имитированных по синдрому

Srop. $ИР1 +)$ИР2ЛKP1, где $иР2 — синдром второй имитированной ошибки.

Таким образом, в этом случае в процессор выдается информация с тремя. ошибка1624535

Фиг. 1 ми, по которой определяется синдром скорректированного разряда. Так как синдромы имитированных ошибок заранее известны, то синдром неисправного KP определяется по выражению

SKP1 = )кор 1 SVIP 1($ИР2

Для обеспечения полной проверки части 12 накопителя (доступности искаженного разряда для процессора) номера имитируемых разрядов выбираются таким образом, чтобы при имитации одиночных ошибок выполнялось неравенство

ЯИР1+ 5кР1 +" ЯкР2 4 Skpi, а при имитации двойных ошибок — неравенство

SMP1% SVIP2C+ SKP1, SkpJ, где SkpJ — синдром любого KP.

Формула изобретения

Запоминающее устройство с контролем. содержащее дешифратор, блок управления, первый, второй и третий входы которого являются входами обращения, записи-считывания и блокировки коррекции устройства, коммутатор, управляющий вход которого соединен с первым выходом блока управления. второй выход которого подключен к входу записи информационных разрядов накопителя, выходы контрольных разрядов которого соединены с информационными входами первой группы регистра, выходы первой и второй групп которого подключены к входам блока кодирования, третий выход блока управления соединен с установочным входом регистра, о т л и ч а ющ е е с я тем, что, с целью упрощения устройства, в него введены триггер и эле5 мент И, причем первый вход триггера является входом диагностики устройства, а второй вход подключен к третьему выходу блока управления, четвертый выход которого соединен с управляющим входом дешиф10 ратора, информационные входы которого подключены к выходам группы блока кодирования и входам контрольных разрядов накопителя, выходы информационных разрядов которого соединены с информаци15 онными входами первой группы коммутатора, информационные входы второй группы которого являются информационными входами устройства, а выходы подключены к информационным входам второй группы ре20 гистра счетные входы которого соединены с выходами дешифратора, выходы второй группы регистра являются выходами устройства и подключены к входам информационных разрядов накопителя, вход записи

25 контрольных разрядов которого соединен с выходом элемента И, первый и второй входы которого подключены соответственно к второму выходу блока управления и выходу триггера, первый выход блока кодирования

30 соединен с четвертым входом дешифратора, второи выход блока кодирования соединен с входом задания режима блока управления.

1624535 об

Составитель О.Исаев

Редактор Л.Веселовская Техред М.Морге4тал Корректор И.Муска

Закаэ 195 Тираж Подписное

ВНИИПИ Государственного комитета по иэобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5

Проиэводственно-издагельский комбинат "Патент", г. Ужгород, ул.Гагарина, 101