Устройство для разделения речевых сигналов

Устройство для разделения речевых сигналов

Иллюстрации

Показать все

Реферат

 

Изобретение относится к электросвязи, преимущественно к передаче речевых сообщений , и может быть использовано при разделении речевых сигналов в дуплексных системах связи. Целью изобретения является повышение точности разделения путем уменьшения времени адаптации. Устройство содержит входной блок 1, коммутатор 2, первый цифроаналоговый преобразователь (ЦАП) 3, аналого-цифровой преобразователь 4, формирователь 5 обучающих сигналов , блок 6 памяти, генератор 7 тактовых импульсов, вычиталель 8, первый буферный регистр 9, второй буферный регистр 10,второй ЦАП 11, усилитель-ограничитель 12, блока 13 выявления переходов, постоянный запоминающий блок 14, детектор 15, пороговый блок 16, первый 17 и второй 18 элементы И, первый 19 и второй 21 таймеры, элемент ИЛИ 20. Поставленная цель достигается благодаря непрерывной подстройке устройства в паузах речевого сигнала. 1 ил. -s Ј Qs N5 ( СО ю GJ

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (si)s Н 04 В 1/52

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4655057/09 (22) 23.02.89 (46) 07.02.91. Бюл. hh 5 (71) Новосибирский электротехнический институт связи им. H,Ä, Псурцева, (72) В.Б. Малинкин, В.В. Лебедянцев, С.В. Бондин, М.Д. Ривлин и А.Н. Рубайлов (53) 621.393,3(088.8) (56) Авторское свидетельство СССР

М 1390803, кл. Н 04 В 1/52, 1985. (54) УСТРОЙСТВО ДЛЯ РАЗДЕЛЕНИЯ РЕЧЕВЫХ СИГНАЛОВ (57) Изобретение относится к электросвязи, преимущественно к передаче речевых сообщений, и может быть использовано при разделении речевых сигналов в дуплексных системах связи. Целью изобретения являет„„БЦ „„1626393 А1 ся повышение точности разделения путем уменьшения времени адаптации. Устройство содержит входной блок 1, коммутатор 2, первый цифроаналоговый преобразователь (ЦАП) 3, аналого-цифровой преобразователь 4, формирователь 5 обучающих сигналов, блок 6 памяти, генератор 7 тактовых импульсов, вычиталель 8, первый буферный регистр 9, второй буферный регистр 10, второй ЦАП 11, усилитель-ограничитель 12, блока 13 выявления переходов, постоянный запоминающий блок 14, детектор 15, пороговый блок 16, первый 17 и второй 18 элементы И, первый 19 и второй 21 таймеры, элемент ИЛИ 20. Поставленная цель достигается благодаря непрерывной подстройке устройства в паузах речевого сигнала. 1 ил.

1626393

10 (2) 15

25 и*, О масс

1+InA

1+а О.../ — -1 макс при! 1 h

Оаа

Омаас 0а о, i

30 (! — I <1 о... u

1+ InA (3) Изобретение относится к электросвязи, преимущественно к передаче речевых сообщений, и может быть использовано при разделении речевых сигналов в дуплексных системах связи.

Цель изобретснияч — повышение точности разделения каналов передачи и приема путем уменьшения времени адаптации.

На чертеже приведена структурная схема устройства для разделения речевых сигналов.

Устройство содержит входной блок 1, коммутатор 2, первый цифра-аналоговый преобразователь (ЦАП) 3, аналого-цифровой преобразователь (АЦП) 4, формирователь 5 обучающи: =игналов, блок 6 памяти, генератор 7 тактовых сигналов, вычитатель

8, первый 9 и второй 10 буферный регистры, второй цифро-аналоговый преобразователь

11, усилитель-ограничитель 12, блок 13 выявления переходов, постоянный запоминающий блок (ПЗ Б) 14, детектор 15, поро овый блок 16, первый 17 и второй 18 элементы И, первый таймер 19, элемент ИЛИ 20 и второй таймер 21.

Работа устройства осуществляется следующим образом.

Процесс работы может быть разбит на следующие ситуации: присутствует передаваемый сигнал И (1) О, отсутствует принимаемый сигнал Y(t) = О; присутствует передаваемый сигнал U(t); присутствует принимаемый игнал y(t); отсутствует передаваемый сигнал U(t) = О; присутствует принимаемый сигнал y(t); оба сигнала отсутствует.

Настройка устройства производится только в первом случае. В остальных случаях механизм адаптации заблокирован, а из блока 6 памяти только считываются обраэцч подаваемого сигнала.

Рассмотри работу устройства в первом случае более подробно.

Пусть на вход входного блока 1 поступает сигнал U(t), который на его выходе превращается в квантованный по амплитуде и во времени сигнал UI(Kjht), где Kht — дискретный момент времени. Сигнал UI(Kjht) в первом ЦАП 3 превращается в аналоговую величину g(t), которая в з Iвисимости от состояния подключенного канала связи оказывается преобразованной в соответствии с входными параметрами канала связи. В

ЦАП 4 производится квантование сигнала по уровню и во времени, При этом сигнал на выходе АЦП 4 и сигнал на выходе входного блока 1 связаны соотношением

gI(KAt)=U(Kjht) Q„(Kht) (1) 35

55 где Ze„(KAt) — отсчет импульсной реакции входных параметров канала связи, Символ Х. означает операцию свертки.

Учитывая линейность операции свертvë, можно сказать, что комбинации

UI(Kht) на выходе входного блока 1 соответствует двоичная комбинация сигнала

gI(KAt) на выходе АЦП 4. Аналогично можно написать, что

Uz(Kzht)g(tz)mz(Kzht) з(КзЖ) (з)9з(КзЖ) и.(К.ht) (t„) .(KÄAt) Сигнал g(tI) с выхода первого ЦАП 3 далее поступает в сторону противоположной станции. Как было сказано, принимаемый сигнал отсутствует, т.е, у(т) = О.

Отсчеты передаваемого сигнала

UI(KAt) поступают одновременно на вход постоянного запоминающего блока 14. Аналитически амплитуда характеристика может быть описана следующим образом

Характеристика, соответствующая выражению (3), является квазилогарифмической, так как имеет линейный участок для самых малых амплитуд. Здесь Unop — коэффициент компрессии (Unop = 87,6). Если передаваемый сигнал UI(Kht) лежит в пределах -Unop

ВХОдНОМу ЗНаЧЕНИЮ UI(Kht)ex ОдНОЗНаЧНО соответствует выходное значение

UI(Kht)evx так как на данном участке амплитудная характеристика будет линейной.

Если же UI,(Kht)< — Loop, либо UI(Kht) >Ц,оp,то амплитудная характеристика будет нелинейной. В этом случае не будет однозначного соответствия между двоично л комбинацией, поступающей на вход ПЗБ 14, и двоичной комбинацией, получаемой на его выходе, т.е. ПЗБ 14 по сущестьу представляет собой компрессор, позволяющий сжимать динамический диапазон. Но в предлагаемом техническом решении сжимается не сам передаваемый сигнал U(t), а сигналы адресации для управления работой блока 6 памяти, Компрессия сигналов адресации необходима для улучшения работы устройства при различных характеристиках передаваемого сигнала. Как

1626393 показывает теория связи, при передаче речевых сигналов сжатия динамического диапазона существенно улучшается отношение сигнал/шум при передаче малых уровней передаваемых речевых сигналов, А малые передаваемые уровни сигналов 0(с) являются наиболее вероятными. Таким образом, если передаваемый сигнал лежит в пределах линейного участка работы ПЗБ 14, то адресация блока 6 памяти сохраняется линейной.

В случае передачи сигнала U(t), больше сигнала U oo(lgt)l>IL4*ol ), то отсчеты сигнала IU(t)l меньше зни4ения IUoppl .

Тогда помимо дискретного представления сигнала U(t) производится выделение переходов через нуль сигнала. С этой целью передаваемый сигнал U(t) поступает на усилитель-ограничитель 12, усиливающий и ограничивающий передаваемый сигнал.

Данная операция необходима для правильного определения перехода сигнала через

Л нуль, Далее сигнал U(t) с выхода усилителяограничителя 12 поступает на вход блока 13 выявления переходов, Сигнал с выхода блока 13 поступает на вход последовательного первого буферного регистра 9, назначение которого учесть задержку преобразования сигналов U(t) вс входном блоке 1, первом ЦАП 3 и АЦП 4 (сигнал задерживается на 4 тактовых интервала периода выборки). Сигнал с выхода первого буферного регистра 9 далее поступает на вход формирователя 5 обучающих сигналов, где данный сигнал запускает первый таймер 19 и кратковременно открывает второй элемент И 18. Тактовые импульсы с выхода генератора 7 поступают в формирователе обучающих сигналов на вход первого таймера 19. Последний начинает изменять свое состояние от минимального возможного до максимального. До тех пор, пока на вход входного блока 1 и усилителя-ограничителя 12 поступает сигнал, первый таймер

19 периодически обнуляется, не достигнув максимально возможного состояния, Если же U(t) = О, то спустя некоторой промежуток времени первый таймер 19 достигает своего максимального состояния, на его выходе появится логический нуль, закрывающий первый элемент И 17, который будет открыт только тогда, когда сигнал U(t) О, т.е. выдерживается первое условие, Второе условие первой ситуации у(с) = 0 проверяется с помощью блока 6 памяти, вычитателя 8, детектора 15, порогового блока 16 и второго элемента И 18, 5

В случае, если на вход входного блока 1 поступает сигнал U(t), который превращается в нулевую двоичную цифровую комбинацию 000...0, то в это же время на входе блока 13 будет также присутствовать сигнал, отмечающий переход сигнала U(t) через нуль. Сигнал Uo(Mt) проходит через ПЗБ

14 без изменения и тем самым в блоке 6 памяти указывается нулевой адрес, из которого вначале считывается содержимое. Так как в начале сеанса связи блок 6 был обнулен, то иэ ячейки памяти с нулевым адресом считывается нуль, который поступает на один из входов 8 вычитания. При поступлении на вход первого ЦАП 3 сигнала

Uo(Kbt), на его выходе будет сигнал, близкий к нулю, тогда и на выходе АЦП 4 будет сигнал go(Kht) =О, Если из канала связи сигнала y(t) не будет, то на выходе АЦП 4 будем наблюдать лишь одну состаляющую go(Mt), Если же из канала связи приходит сигнал у(с) 0, то на выходе АЦП 4 будем наблюдать сигнал, равный go(KAt)+y>(KAt) W О . Итак, в случае принимаемого сигнала, т.е, y(t) = О, на выходе вычитателя 8 будем иметь сигнал, равный ьз(КЛС) =go(Kht) — 0=go(KhX)W. (4)

Сигнал с выхода вычитателя 8 поступает на вход детектора 15, где производится преобразование по абсолютно величине. Таким образом, все отсчеты, имеющие положительный знак, проходят через детектор 15 без изменения, а все отрицательные отсчеты — 4(KAt) превращаются в детектор 15 в сигнал +4(KAt) . Сигнал с выхода детектора 15 далее поступает на вход порогового блока 16, имеющего порог срабатывания

snop

Если 1Ь(КЛС)! < N pp, то на выходе порогового блока 16 будет логическая единица. В случае, если 4(КЛс) > N„„, то на выходе порогового блока 16 логический нуль. Во втором элементе И 18 сравниваются два сигнала. Первый из них — сигнал с выхода первого буферного регистра 9, который отмечает переходы сигнала U(t) через нуль, Вторым сигналом является сигнал с выхода порогового блока 16, проверяющий отсутствие принимаемого сйгнала, т.е. y(t) = О.

При совпадении этих событий на выходе второго элемента И 18 появляется короткий строб импульса положительной полярности, который поступает на вход первого элемента И 17, который срабатывает, если первый таймер 19 не достиг своего максимального состояния, т.е. U(t) A О. В этом случае запускается второй таймер 21.

1626393

Второй таймер 21, сработав, выдает логическую единицу на своем выходе, которая поступает на вход элемента ИЛИ 20, на второй вход которого выдается сигнал с выхода второго элемента И 18. Таким образом, элемент ИЛИ 20 блокирует прохождение сигнала управления с выхода второго 21 таймера на время совпадения первой части, т.е., если входной блок 1 генерирует сигнал 0(t) = О.

Блокировка необходима для того, чтобы принудительно в нулевую ячейку блока памяти записать отклик канала связи go(Kht) .

Такая запись необходима для того, чтобы независимо от состояния блока 6 памяти жестко проверять отсутствие принимаемого сигнала. Время работы второго таймера 21 выбирается из условия

1 таймера21 — — (5) н где fH — нижняя частота передаваемого сигнала.

Режимом работы блока 6 памяти управляет сигнал с выхода коммутатора 2, Сигналом управления работы коммутатора 2 является выходной сигнал генератора 7, т.е. частота дискретизации Fo, При поступлении с выхода генератора 7 логического нуля коммутатор 2 коммутирует на управляющий вход блока 6 памяти сигнал логического нуля. По данному сигналу иэ блока 6 памяти вначале считывается информация по адресу, поступающему с выхода ПЗБ 14. Если сигнал управления работой коммутатора 2 равен логической единице, то коммутатор 2 коммутирует выходной сигнал элемента

ИЛИ 20 на вход управления блока 6. Таким образом, если второй таймер 21 срабатывает, то это означает полное выполнение условий первой ситуации, и в блок 6 памяти по соответствующим адресам записываются отклики канала связи на двоичные цифровые комбинации. Так, в ячейку памяти

Ut(KAt) записывается отклик канала

gs(KAt), в ячейку памяти 02(КЛС) — g2(KAt). и т.д. При записи образцов р(КЛС) постоянно контролируется выполнение условия работы, контроль необходим, чтобы в блок 6 памяти совместно с откликами канала связи не записалась помеха в виде отсчетов принимаемого сигнала. Подтверждение выполнения условия делает формирователь 5, Рассмотрим поведение системы в случае выполнения вторых условий.

В случае присутствия передаваемого

0(с) и принимаемого y(t) сигналов механизм подстройки будет заблокирован. В самом деле, пусть на временном интервале t n на вход входного блока 1 поступает сигнал

U(tn), а иэ канала связи приходит сигнал

55 у(тп). Тогда на выходе входного блока 1 будет сигнал 0 (К„Л1), а на выходе АЦП 4 — сигнал

gi(KnAt)+y (Knht) . Данный сигнал поступает на один из входов вычитателя 8, Из блока 6 памяти выводится отклик канала связи 9 (К,Ж) на цифровую комбинацию

Ut(QAt) . На выходе вычитателя 8 будем наблюдать следующую картину

L<(KAt)=g;(K.ЛХ)+У1(К.Ж) — g>(K.At) =

= v (K.ht) (6)

Таким образом, на выходе вычитателя 8 будет принимаемый сигнал y>(KAt), который по окончании цикла расчета вначале записывается во второй буферный регистр

10 в виде двоичного параллельного числа, а затем преобразуется во втором ЦАП 11 в аналоговую величину y(t) и выдается потребителю. Так как сигналы 0(t) ФОи у(1) Ф О, то на выходе первого таймера 19 будет логический нуль. Следовательно, первый 17 и второй 18 элементы И будут закрыты и запись в блок 6 памяти не будет. В этом режиме производится только считывание информации иэ блока 6.

Блокировка записи отсчетов 4(КМ) в блок 6 памяти производится по третьему входу во втором таймере 21, Сигнал с выхода порогового блока 16, равный логическому нулю, переводит второй таймер 21 в выключенное состояние. В этом случае на первый вход элемента ИЛИ 20 поступает логический нуль и тем самым сразу же блокируется запись новых образцов сигнала в блок 6 памяти, Рассмотрим поведение устройства при выполнении третьего и четвертого условий.

При этом четвертое условие является частным случаем третьего, Если передаваемый сигнал не передается, т.е. U(t) = О, то не будет переходов через нуль. Следовательно, первый таймер 19 достигнет своего максимального значения и на его выходе будет логический нуль. Превый элемент И 17 будет закрыт в записи в блок 6 памяти не будет, из него будет только считываться информация.

Пусть из канала связи приходит сигнал у(1 ).

На выходе АЦП 4 будет сигнал Vt(

На выходе вычитателя 8 наблюдаем тот же сигнал Yi(QAt), так как не нулевой отсчет Uo(KAt) из блока 6 памяти выводится

go(KAt) =0

ci(

Таким образом, в одной полосе частот огранизовано два направления передачи и непрерывная подстройка устройства в паузах речевого сигнала.

Формула изобретения

Устройство для разделения речевых сигналов, содержащее последовательно со1626393

1О

Составитель В.Паницкий

Техред М.Моргентал Корректор С. Лисина

Редактор В. Данко

Заказ 286 Тираж 387 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва. Ж-35, Раушская наб„4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101 единенные входной блок, выход которого соединен с постоянным запоминающим блоком, первый цифроаналоговый преобразователь, выход которого является первым выходом устройства, аналого-цифровой 5 преобразователь, выход которого соединен с первый входом блока памяти, и вычитатель, коммутатор, второй цифроаналоговый преобразователь, последовательно соединенные генератор тактовых импульсов и 10 формирователь обучающих сигналов, причем выход генератора тактовых импульсов подключен к тактовым входам входного блока, аналого-цифрового преобразователя и блока памяти, выход которого соединен с 15 вторым входом вычитателя, а формирователь обучающих сигналов включает в себя пороговый блок. отл и ч а ю щ ее с я тем, что, с целью повышения точности разделения каналов передачи и приема путем 20 уменьшения времени адаптации, введены последовательно соединенные ограничитель, вход которого объединен с входом входного блока, блок выявления переходов и первый буферный регистр, выход которого 25 подключен к первому входу формирователя обучающих импульсов, а выход вычитателя подключен к входу второго цифроаналогового преобразователя через введенный вто,рой буферный регистр, тактовый вход 30 которого, объединенный с соответствующими входами с соответствующими входами блока выделения переходов и первого буферного регистра, подключен к выходу генератора. соединенного также с первым входом коммутатора, выход которого подключен к третьему входу блока памяти, четвертый вход которого соединен с выходом постоянного запоминающего блока, а второй вход и выход формирователя обучающих импульсов соединены соответственно с выходом вычитателя и вторым входом коммутатора, причем в формирователь обучающих сигналлов введены последовательно соединенные первый таймер, второй элемент И, второй таймер, второй вход которого объединен с первый входом первого теймера и является тактовым входом формирователя обучающих импульсов, и элемент ИЛИ, а также второй элемент И и детектор, выход которого через пороговый блок подключен к первому входу первого элемента И, выход которого соединен с вторыми входами второго элемента И и элемента ИЛИ, выход которого является выходом формирователя обучающих импульсов, первым и вторым входами которого являются соответствен но объединен н ые вторые входы первого таймера и второго элемента И ю вход детектора, причем выход пороговогф блока подключен к третьему входу второго таймера.