Устройство циклового фазирования аппаратуры передачи дискретной информации

Устройство циклового фазирования аппаратуры передачи дискретной информации

Иллюстрации

Показать все

Реферат

 

Изобретение относится к электрогзяяи. 11ель изобретения - повышение П( 1exoyc ойчивости . Устр-во содержи , дрлитель 1 частоты, эл-ты 2 и 22 сравнения, KOb iyraiop 3, регистры 4, 14 и 23, оперативный запоминающий блок 5, блок 6 сравнения, регистр 7 памяти числа бит в цикле, регистр 8 синхрокомбинации, регистр 9 памяти числа бит между синхроимпульсами , сумматор 10. счетчик м, л-т i -1,1ержки, реЕерсив 1ЫЙ счетч, к U, злы 15 t гравнения, ге

СОЮЗ COBETCHHX

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН (51) 5 H 04 L 7/08

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А BTOPCHOMV СВИДЕТЕПЬСТБУ

Ийй

А.)

-I,;1

-. Zi

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ ГКНТ СССР (21) 4681393/09 (22) 20.04.89 (46) 07. О? . 91 . В»жт . !1 - 5 (71) Московский институт»»нжен;р и гражданской авиации (72) С.Ж,К»»»ие»»ский», P. ).ll» и:»; »- :., В . A . .Решет ников и О . 10. Хрис тенко (53) 621.394.662(088.8) (56) Авторское с нидетел ьст BA 0L CE

1» 1104679, кл. H 04 T. 7/08, 198- . (54) УСТРОРСТВ0 ПИЕЛОВОГ0 ь». » ",ЛЦЦЯ

AIIliAFAÒÓÐi;l ПВРЕПА Ц1»ч» (.KE E:, E Ei ч н!

ФОРМЛЦИЦ

„„SU„„1626432 А 1

2 (57) Изобретение относится к электрос вязи . Цель v зобр етения — повышение и< .»ехоустойчивост»». Устр-во содержи; делитель 1 частоты, эл-ты 2 и 22 сравнения, коммутатор 3, регистры 4, 14 и 23, оперативный запоминающий блок 5, блок 6 сравнения, регистр 7 памяти числа бит в цикле, регистр 8

»-.ÿìÿòè синхрокомбинации, регистр 9 памяти числа бит между синхроимпульс:ми, счмматср 10, счетчик II эл-т з:,;ержки, реверсив»1ый счетч. .к

i3, уз.» » i5: - сравнения, три; ге1626432

35 ры 16 «И 17, 18, 25, 27, 30 и 31 и 31, сумматор 20 по модулю дна, регистр 21 памяти полонины числа бит в цикле, эл-ты ИЛИ 26 и 29 и дешифратор 28 . Если приемная и передающая стороны системы связи находятся в синфазном состоянии, н устр-не на эл-ты И 30 и 31 поступает запрещающий сигнал, и подстройка фазы не про«вводится. Если приемная сторона

Изобретение относится к электросвязи «может использоваться для циклоного фазирования систем передачи дискр eт ной и нфе р мации .

Цель изобретения — повышение помехоустойчивости.

На чертеже представлена структурная электрическая схема устройства

25 циклового фазирования аппаратуры передачи дискретной информации.

Ус тр ой с т в о цикл он ог о фа зир о в ания аппаратуры передачи дискретной информаци«содержит делитель 1 частоты, первый элемент 2 сравнения, коммутатор 3, первый регистр 4, оперативный запоминающий блок 5, блок 6 сравнения, регистр 7 памяти числа бит в цикле, регистр 8 памяти синхрокомбинации, регистр 9 памяти числа бит между с«нхрсимпульсами, сумматор 10, счетчик 11, элемент 12 задержки, регерсивный счетчик 13, второй регистр 14, первый узел 15 сравнения, первый триггер 16, первый и второй 40 элементы И 17 и 18, второй триггер

19, счмматоо 20 по модулю два, регистр 21 памяти половины числа бит в цикле, второй элемент 22 сравнения, третий регистр 23, второй узел 45

24 сравнения, третий элемент И 25, первый элемент ИЛИ 26, четвертый элемент И 27, дешифратор 28, второй элемент ИЛИ 29 и пятый и шестой элементы И 30 и 31.

Устройство циклового фазирования работает следуюшим образом.

В цикле принимаемого сигнала длиной N бит, 1 бит синхрокомбинации распределены равномерно; между соседними синхроимпульсами имеется к

55 бит ифнормаиии. Начальной установкой в регистр 7 заносится н десят«чном коде число М, в регистр 8, lt отстает по фазе от передающей, сигнал на подстройку в направлении "опережения" для приемной стороны выдается с выхода эл-та И 31. Если приемная сторона по фазе «опережает" передающую, с выхода эл-та И 30 на приемную аппаратуру поступает сигнал на подстройку ее в направлении "отставания".

1 ил. записынаеч ся эталон синхрокомбинации в регистр 9 записывается число z в двоичном коде. Кроме того, сигналом начальной установки сбрасывается в нулевое состояние реверсивный счетчик

13. Принимаемый сигнал поступает на информационный вход оперативного запоминающего блока 5, где по сигналу записи от входа записи (считывания) записывается по адресу, определяемому коммутатором 3.

Тактовые импульсы первой тактовой частоты, совпадающей со скоростью передачи информации в канале связи F т поступают на информационный вход делителя 1 частоты. Число текущего номера посылки в цикле с делителя 1 частоты поступает на входы первого элемента 2 сравнения. На вторую группу входов элемента 2 сравнения поступает число N, записанное в регистре 7. Это число определяет коэффициент деления делителя 1 частоты. При равенстве чисел на входах первого элемента 2 сравнения на его выходе формируется импульс, сбрасывающий в исходное состояние делитель 1 частоты. Таким образом формируется коэффициент деления делителя 1 частоты, соответствующий числу посыпок в цикле.

С

Тактовые импульсы частоты F (второй тактовой частоты) следует в 1 раз чаще, чем импульсы частоты F т.е.

F = 1 Г . При этом 1 — число импульс сов синхрокомбинации в ци. ле. В начале каждой посылки нходного информационного сигнала по первому импульсу второй тактовой частоты F в операС тинный запоминающий блок 5 записывается значение этого сигнала по адресу, сформированному в делителе 1 часготы и скоммутированному коммутатором

26432 поступак>т сигналы с выхода сумматора

10 (поскольку коммутатор 3 перекл»счев сигналом « IIIHcH — считыва«ьия) ..! » Второй Вход сумматора 10 пас гупаюг си1— налы с выход,< pel" стра 9, в Kc J ар с м хранится числа бит между со< ?ними импульсами с1»1«хр а комби н,» т»»»и . На первыйй вход сумматора 10 пос гут»ае» <исло текущего сформированного адреса (в начальиы«1 момент — числс ?1) . H;1 выходе сумматора форм>»руется ра?3 ность чисел, паступаюших саатгет<.г— венио иа ега первый и Вгаро«1 Вхсд.

Таким образом, в первом т «.те иа вы— ходе сумматopa 10 формируется число

m-r, которое запоминается в регистре 4; и следующем так»е часто» ы F,. иа входы сумматора 10 поступают;:cгяа

cooтветств:-ина m r и г, так чтг иа его выходе формируется число 1?--" г и т.д. На C:«едующей посылке инфарма— цианнагo сигна:»а пер ваи,г«альп е : наче— ние содержимого регистра 4 состав»не г

m+1, так что в циклах с гитывачия бу— дут анализироваться сигналы В ячей«,àõ блока 5 с 1«мсрами соответственна

m+1, m+2, тп+1-2 ° r и ?.1,.

Считанная из соответствуюши:. яч< <.„ памяти опе1 ативиаго запс»»ина«<»«<с.го блока 5 информация паступае.« иа вх> блока 6 сравнения (заметим с1 »и >le элементo«;» 22 сравнения, сравиива.—

5 16

3 через регистр 4 на адресные входы

<>ператиниог а запоминающего блока 5 (сигналам записи на коммутатор 3 осуществляется это подключение, а в остальные моменты формирования импульсов второй тактовой частоты F в тес чение посылки другим уровнем сигнала записи) считывания коммутатор 3 пад— ключает входы регистра 4 к выходам сумматора 10.

После записи информации сигналом записи (считывания) операционный запоминающий блок 5 переводится в режим считывания и производится считывание информации, записанной в нем в

1 — 1 предыдущих ячейках памяти, соответствующих местам расположения в цикле cHMBoJIQB синхрокомбинации.

Эта процедура осуществляется с»едующим образом. Пусть запись информации в текуший момент соответствует тп-й посылке в цикле передачи. При записи в регистре 4 запоминается числа

»п. Пер?«ый такт считывания производится также па адресу m. В следующем такте считывания Hd входы регHc1ра ющего KQJIbl> т. е. миагара зря;«иые»в- ичные числа и выдающего сигнал I« мс>ме»г их равенства; блока 6 сравнения, сравниваюшего одноразрядные дв<>ичl«hip числа и выдающего сигнал в момент их совпадения; узлов сравнения 15 и 24, сравнивающих коды и выдаюших сигналы типа "Больше", "Меньше" z» "Равно" в зависимости от их соотношения). 1!а второй вход блока 6 сравнения поступает соответствующий сигнал синхрокомбинации с выхода регистра 8.

При совпадении этих битов (последовательность битов эталона синхрокомбинации обеспечивается циклическим сдвигом содержимого регистра 8) блок 6 сравнения вырабатывает импульс, который поступает иа информациоиньп»

20 вход счетчика !1. В результате за

1 импульсов Г, которые поступают в интервале длительности элементарной информационной посылки, в счетчи— ке 11 формируется число, соответству25 ющее количеству символов эталонной синхрокамбииации, совпавших с принять?ми символами из канала связи, рас— положенными на местах, где должны быть импульсы сиихракомбииации .

3Q При 1 а3 > lhI»oz: $ c 1 ëи< Iзке >> cта««аВ пи Ва е гоl! I«нулевое с ос таяние р еворсив1«13<:; счет Iê 1 . При I;. >ехс, -- < пиого цикл «к другому импульсам с пер— дог<> o?Iå;låíòа 2 сравнel«JI>- уст:,.«авли-Ваются в «у»еВ<>е (I:сходнс») с.аст,>я—

35 н>»е (р<и»е д лит - ;; час. оты, второй и третий р< »истры,, и 23, ppF«epcHIВиый счетчик 13 i> llepBbJH 1pHI > р 16.

JIpH начальис.й у" J ановк,. (д: начала

Гаооты yelp< J

IIHCbi СаатВ 1CтаУЮШ и ИН., ОРЛ»а1;И«» В регистр-I 7-9 в регистр 21 пам «ти палаВ« .<»ы числа б« 1 13 LL>»к»е «аписывает< я число в двоичном коде, разное N/2.

Втораи элемент 22 сравнения работает а; злогична 1<е; 1«oMy: при равснстве иа ега Входах кОдОВ 1 екушеl о номера пО сь«1еи в цl»клс и запHcd}JI»o« чис>lа В регистре 2 I (т. е. в середине ц«»кла)

50 с» Bblpeáàòmíeå» сигнал, который ус— . Опав»<»г>ает первь>й тригге; в е»1»111»ч— иое состояние. Обратиья. Ис?>.-б»>ос

«ервс го триггера 16 B иулc все с:;ст<. ?»вЂ”

1»»е осущсствляе гся l ðH»êñ ича>«1»1» цик— ла .

Таким абра;ам, I3 тe÷cl»lc парван

П,>ЛOBHI<1 i>iIIC>J;«ПЕРЕ»ОЧИ «»ЕР»,>1 » тРИ<"гар 16 J?axn>;» J C. » 1«ylleBO I сос таянии, d В тe»ЕНИЕ Вт< Рай Па»с>В«>1«Ь«JHÊ»à

1626432 в епици Iffc>II. Сигналы первой тактовой тлстотhf терез первый и второй элементы И 17 и 18 по разретттаютттим сигналам с вьгхт д< в первого триггерл 16 и< сту5 пают цл рг т ерсивный счетчик 13 либо в режиме сложения импульсов, либо в режиме нычи глция — таким образом, что в течение первой половицы цикла в реверсивном счетчике содержится номер текущей посылки, а ва время второй полавттцьт цикла передачи II нем происходит вычитание импульсов и его содержимое соответствует числу посылок, GGтлтттттттхся до конца цикла (т.е. номер посьлки, считая от конца циклл) .

После анализа начальной (с номерам 0") посылки к моменту ее г>кончания четчик 11 содержит некоторое зна-,2О чециг, соответствующее количеству савплдсццй этаJloццай комбинации и инфармаци :.ного сигнала, определенных в предположении,что именно эта посылка является синхросигцалом и для нсе приемная и передающая части системы находятся з сицфазном состоянии. Эта значение (для любой посылки она боль— ше ц;пя с балы>>ой вероятностью) срав— тлтвле гся на первом узле 15 сравнения 30 с. предыдущим з начеци ем, записанным вО»mop м регистре (в данный момент н начале цикла — оно равна нулю) и по сигнллу "Б< пьше" с второго выхода гтерьогс узлл 15 сравнения, поступающего в момент импульса F, Обеспечивает запись полученного числа совпадений в регистр 14.

Одновременно этот же сигнал (Вольв

m=") через первый элемент ИЛИ 26 и четвертый элемент И 27 поступает ца упрл эпяющий вхс>д третьего регистра

23, Обеспечивая запись номера посылки с нлибальшим, (в текущий момент) числ. м совпадений принят<>га сигнала 45 и этап Оццс. и сицхр Окамбицации . Этo T же сигц;<п, поступля на тактируютщттт с-т х< д I>l <>ð<>ã<> тригг<>ра 19, Géåñïåчивает тянись в цем инфгрмлции с первого триггера 16 <> гекущей половине цикла (Π— II первой половице и

"1" — л< вт рой половине) . Ицформлция с перн<г триггера 16 поступает нл

D-вход pl араго триггера 19.

В дллт,ттег<тт;< и рлботл Осутттестлляется л цл тогт.<тттc., если в ттаццом цикле

П ОЯ ВИ т C Я т> <>< >1>>l К l,,>I савпадеIIHй, злфиксир >ттл!

Ва втором случае (равенство чисел совпадений для разных посылок) появляется сигнал на выходе < Равно" первого узла 15 сравнения. Этот сигнал поступает на один из входов третьего э темента И 25. На третий вход третьего элемента И поступает сигнал "Больше" с второго узла 24 сравнения. В этом узле 24 сравнения сравниваются номера посььтки, в которой ранее было зафиксировано максимальное число совпадений и текущей посылки (по могулю), снимается с выхода реверсивного счетчика 13. Сигнал "Больше" появляется на выходе второго узла 24 сравнения в там случае, если номер, записанный в регистре 23,больша текущег<> номера (с учетом реверса счетчика 13). Так, например, если в регистре 23 записан номер 25, à гав,.Ое то;чичество совпадений призошла при ацапц:>е посылки е номером 93 (реверсивный счетчик при 100 посылках в тгикле .:;.-. îäèòñÿ в д тццый момент в

; остоянии 7), то гтроисхс>дит пере: лпись номера в соатветствтги с "оптим:тсти;еским решением о подстроике

<тлк как 93 ближе к 100, чем 23 к О)

I3 нужную с <орону для достижения сННфл з насти .

Сигнал с второго узла 24 сравнения является условием подстройки. Другим условием реализации перезаписи номера и< сылки при равном числе совпадений является сигнал с сумматора по модулю два. Он появпяется в том случае, к<>гда состояния первого и второго триггеров не совпадают. Л эта, в сваю Gчередь, имеет место, если номер предыдущей посылки, записанной в регистр 23, находится в одной полонине цикла передачи. а текуший номер посылки, имеющей с предыдущей раг.цое число совпадений, расположен I другой гтопаттице цикла (предыдугтш числавоц приьчер: црн данных номерах имеет ме". о сигнал с сумматора 20 по моду.-,н> два) . В там случае, когда абе пг>сылки с рлвным числом совпадений ттлхогтятся в одной полонине цикла, в перезаписи в регистр 23 нового номе9 162б4 ра нет необходимости, поскольку направление подстройки не изменяется, перезаписи номера и не происходит, так как в этом случае на третий элемент

И 25 не поступает разрешающий сигнал с сумматора 20 по модулю два. При наличии двух указанных условий сигнал

"Равно" через третий элемент И 25 и первый элемент ИЛИ 26 аналогично сигналу "Больше" с первого узла 15 сравнения осуществляет перезапись во второй регистр 14 нового номера посылки, к которой в текущий момент предпопагается подстройка фазы.

По окончании очередного цикла сигнал с выхода первого узла 24 сравнения поступает на вторые входы пятого и шестого элементов И 30 и 31. Фор— мирование сигнала на выходе одного из этих элементов зависит также от двух условий. Первое обеспечивается дешифратором 28, на выходе которого присутствует разрешающий сигнал в том случае, если в третьем регистре 23 ненулевой номер. При нулевом ноь>ере в регистре 23 принимается решение о том, что максимальное число совпаде— ний произошло в нулевой посылке цикла передачи и приемная сторона системы связи находится в синфазном состоянии с передающей. В этом случае с выхода дешифратора 28 на элементы 30 и 31 поступает запрещающий сигнал и подстрОйка не производится, тяк как обе стороны системы связи находятся в синфа з ном с ос тоянии .

Второе условие определяется ссстоянием второго триггера 19. Если имеется разрешающий сигнал с дешиф — 4О ратора 28, а второй триггер 19 находится в момент окончания очередного цикла передачи в нулевом состоянии (сигнал "1 — на инверсном выходе второго триггера 19), это означает, 4 что номер посьстки, для которой обнаружено максимальное число совпадений, находится в первой половине никла передачи и, следовательно, приемная сторона отстает по фазе ог пер<дающей.

В этом случае сигнал ня п<>дстройку в направлении опережения для приемной стороны вь<дается с выходя шес гого элемента И 31. Если же в «рой триггер

19 к моменту окончания ><икля передачи, 55 находится в единичном с ос t я нии <, сиг- нал "1" — ня прямом вьх< дс- н rr>pot o триггера 19), это означает, <т< приемНая сторон>я по фазе опе!>е>«я< . перев

32 l0 даюшую, и с выхода пятого элемента

И 30 на приемную аппаратуру поступает сигнал на подстройку ее в направлении отставания.

Формула изобретения

Устройство циклового фазирования аппаратуры передачи дискретной информации, содержащее последовательно соединенные делитель частоты, первый вход которого является входом первой тактовой частоты устройства, коммутатор, первый регистр, оперативный запоминающий блок и блок сравнения, выход которого подключен к информационному входу счетчика, а также сумматор и первый элемент сравнения, выход которого подключен к второму входу делителя частоты, при этом к первой и второй группам входов первого элемента сравнения подключены выходы соответственно делителя частоты и регистра памяти числа бит в цикле, входы которого соединены с входами регистра памяти синхронизации и регистра памяти числа бит между синхроимпугпьсами и являются входами начальной установки устройстBà, вход записи-счи ывания которого соединен с дополнительным входом коммутс..эра и тервым входом оперативного э- > минающего блока, второй вход которсг<. является информаци .нньм входом у< T— ройства, вход второй тактовой частоты которого сс едчнен с входом регистра памяти синхрокомбинации и треть м входом оперативного запоминающего блока, при этом выходы первого регистра и регистра памяти числа бит между синхроимпульсами подключены соответственно к первой и второй группам входов сумматора, выходы которого подключены к второй группе входов коммутатора, а выход регистра памнти спнхрокомбинации подключен .к второму входу тлока сравнения, о т л и ч а ющ е е с я тем, что, с целью понышс— ния помехоустойчивости, введе>н,< второй и третий регистры, регистр памяти половины числа бит в цикле, второй элемент сравнения, первый и <тторой элементы ИЛИ, первый, вт ороси, треплин, четвертый, пятый и шестой элеменгы И, первый и второй узлы сравнен:t><, ð<.версивный <.четчик, первый и вг >р и триггеры, элемент задержки, л ешнфр я— тор 1и сумматор по мс дулю дня, t>! <хоп!

1б 26432

<".f)„RIIe«It}I выход кс торогo подкцк)цен к в!< ро?!у входу третьего элемента И, Ic третьему «ходу кот<)рого псдклн)чец пер«»}}! Вых д первого у..! Ia сравн<>ция, Второй «ыход которого подключен к

; < р «<я<у входу цервогo элемента ИЛИ и

ro элемента сравцеция, причем выходы делителя ча< тоты подкл}пчецы к группе

СООТВ етС Т В < ц цо и« F)Pf! C!lbll! И >!p FIMO}I

Вы: оды первого, триг! ера, а Выходы

peверсиВн» гс сче >.ик

Fr(opn}t груп

1;Ос < авитель Г.Лср;)н) и;

1 ех Р еп 11. Д}}д»!к -, ->pð -,к ») f! Р -, »<

1 ел акт<7t) ff . г цол»

")ака1 . )88 (ираж 3<)3

}}}1ИИЕЕИ Гс< ) царств. «!<ог }<р! тц ;I; .)р}t ГГlf Е C

11 1«, 3 „Москва, Ж- 3 ), P;Iyiv<.}«Iя наб., д. - <,<5!

1oп п}}с }! О с

Прои!Водст>!< !>}!О-! "PO! (> 1< ) )1!() <ЕЦ К 1!(РВО !У В?:< <}У

1 f)(> l < 1 }Ы р еl l!(l !) 1 l< )>!ÿ òll c}t fl? p ОI<(>мби ца пltè с О Pв

Дltlle!!!>l с Вх>)>)амц f) Pгit(11)<1 ??<}???????? ????????” .}??????!?? l ??????.}?? ?????? f! ??????????, fh>lx(цы ко5

1 Ор(l <>,! ! },же Выхо!) ы;}e)llirсля ч Jc—

l oJ l l и !1}.!«< -Iå}I»1 сост«с 1< тцеццо к пер—

Вой li вт< рой гpytiiie?t Входог, Второго. лемецтд < ра««ения, выход которого цодключец к устацовочц< л<у Входу пер— т<ог<э тpиr} ep,i, к г!ходу сброса которого а также к «ходам сброса вт<зр<. гo и третьегi регис ро«, первым входам

ВТОРОГО ) 1емент<< ИЛИ пят О! О и н!<?сто го элементов И под к:II<)«elt Выход перновходов третьего регистр,< « lx(ды котс рого п<здключс}!1! R первой -руппЕ В) o- 2О

Ъ доц второго узла срдвцеция l! чере

FI et!!It))pa I o)) к R! срым Входа}>! Ия то! о и и!ес! Ого элементов И, Выхо}!ы к<)тор»<х являются «ых)да?!}! устройств;}, прц этом втор<)й BxolI В I opol эл<-?tpliта

ИЛИ я«)1}! < 1 С}(ВХОДОМ на

Вовки устр<)йства, à Выход втор огo элемента f1 f>ff подк<цочец к первому Rxoду реверс}<нного с!е ч(!ка, к вто}) о?!у и трет}<?!у tixoJJà?t к< т р< го .<рез це})- gp

Бый }t Rт> 1) "й э le ?iel«I b! И и< Iк lючei ы управля: лему входу в}орого регистра, к гру!}пе Входов которого, а также к первой гру}}пе входов первого узла сра <«ения подключены выходы счетчика, в! }ход cброса которого через элемент задержки сседи}!ен с первым входом делителя част< ты, втор»!Ми входами пер Вог,; ц Вторсго элементов И, Bxo}ioM

1lep« )ro узла сравнения, к второй гру(<пе ; ходов которого подключена групп; выходов втop<.го регисiра, и перв}}м входом четвертогс ëe?tå}ITà И, к втор .;у входу которого г<одк:!ючен выход !IPp«ol элеме}< та ИЛИ, к второ",у

->ходу 1(оторогс цодключе}! выход третьего элемента И, а выход четвер. ого элемента И подключен к управляющему

«xn;(y !ретьего регистр» и тактирующему Входу второго триггера, прямой !

)»}ход которого подключен к третьему

«ходу пятого элемента И к первому

Вход" с ум?<атора пс модулю цва, .; вто—

poi ó H-:c>, >ó котгр )г t информационному

r.. < ду втор го т!)1 ггер< подключен пря— мои }<»л д цервог о триг.". p}, а инверс— цый Вьгход « I г рого триггера подключен к T!)етьему :<?,oöó шестого лемента И.