Устройство для контроля качества канала связи с шумоподобными сигналами

Устройство для контроля качества канала связи с шумоподобными сигналами

Иллюстрации

Показать все

Реферат

 

Изобретение относится к технике связи. Целью изобретения является повышение точности контроля и расширение функцицнальных возможностей устройства. Блоки 39 и 40 деления по сигналу с выхода формирователя 13 С/) АягЯ

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

rSi)S Н 04 В 3/46

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н A BTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЦТИЯМ

ПРИ ГННТ СССР (21) 4707506/09 (22) 19.06.88 (46) 15.02.91. Бюл. Р 6 (71) Ярославский государственный университет (72) Г.А. Бибик (53) 621.396.622 (088.8) (56) Авторское свидетельство СССР

N - 1443184, кл. H 04 В 3/46, 1986.

„„Я0„„1628210 А 1

2 (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ КАЧЕСТВА КАНАЛА СВЯЗИ С ШУИОПОДОБНЫМИ СИГНАЛАМИ (57) Изобретение относится к технике связи. Целью изобретения является повышение точности контроля и расширение функциональных возможностей устройства. Блоки 39 и 40 деления по сигналу с выхода формирователя 13

1628210 принимают операнды на вторые входы с выкода сумматора 29, на первый вход блока 40 поступает операнд с выхода регистра 32, а на первый вход блока 39 поступает операнд с выхода . сумматора 26. Операнды на выходе блоков 39 и 40 определяют отношение

Из обр ет ени е от носится к т ехни ке связи и может быть использовано для контроля качества каналов связи с myмоподобными сигналами при пассивных и организованных помехах, а также при многолучевом распространении сиг- 20 н алов.

Цель изобретения — повышение точности контроля и расширение функциональнык возможностей.

На фиг.1 представлена структурная электрическая схема устройства для контроля качества канала связи с шумоподобными сигналами; на фиг.2— структурная электрическая схема блока обработки входного процесса.

Устройство для контроля качества канала связи с шумоподобными сигналами содержит блок 1 обработки входного процесса, квадратор 2, формирователь 3 контрольной последовательности, счетчик 4, дешифратор 5, ум35 ножитель 6, интеграторы 7-9, АЦП 1012, формирователь 13 управляющих сигналов и вычислитель 14. Формирователь

3 (фиг.1) содержит триггер 15, ин40 вертор 16 и коммутатор 17. Вычислитель 14 (фиг.1) содержит инвертор

18, блок 19 регистров, умножители 2022, квадраторы 23 и 24, сумматоры

25-29, регистры 30-34, триггеры 3538 и делители 39 и 40.

Блок 1 обработки входного процесса содержит умножители 41-45, генератор 46 опорной частоты, генера-, тор 47 псевдослучайной последовательности, генератор 48 тактовой частоты, дешифратор 49 и нелинейный фильтр 50.

Устройство работает следующим образом.

На вход устройства поступает аддитивная смесь полезного сигнала, помехи и шума. Полезным сигналом является шумоподобный сигнал, осно.сигнал/помеха на входе и выходе блока 1. Формирователь 3 контрольной последовательности, вычислитель 14 иблок 1 обработки входного процесса могут иметь вариант выполнения.

3 з.п. ф-лы, 2 ил. ванный на псевдослучайной последовательности (ПСП), известной на приемной стороне. Помеха — структур оподобная, т.е. ее структура подобна структуре сигнала. В простейшем случае помеха - ретранслированный сигнал, задержанный на время прохождения разницы в путях распространения сигнала и ретранслированного сигнала ° Ос нов ной источник таких п омех— многолучевое распространение нли активный (пассивный) помехопостановщик. Шум гауссов с нормальным распределением, нулевым математическим ожиданием и дисперсией 0 являющийся мощностью шума. Для шумоподобных сигналов (ШПС) с фазовой манипуляцией (ШПС-ФМ) ; лов входной процесс можно представить в следующем виде. В квадраторе 2 (фиг.1) аддитивная смесь полезного сигнала, помехи и шума.возводится в квадрат, а в интеграторе

7 интегрируется в интервале одного символа. Результат интегрирования поступает на вход АЦП 10, где превращается в цифровой сигнал и в цифровом виде поступает на второй вход вычислителя 14, а именно на вход умножителя 20. Входной сигнал поступает также на вход блока 1. Для приема шумоподобных сигналов в приемнике

Формируется копия ПСП, использованной в передатчике, а также определяется несущая (промежуточная) частота полезного сигнала. В блоке 1 (фиг.2) они формируются формирователем псевдослучайной последовательности, состоящим " из умножителей 43 и 44, генераторов 47 и 48, а также дешифратора

49, и формирователем опорной частоты состоящим из умножителей 41, 42 и генератора 46.

Опорная частота, вырабатываемая генератором 46, используется для выделения комплексной огибающей вход5 16282 ного процесса. Эта комплексная огибающая поступает в умножитель 44. В умножителе 45 из комплексной огибающей снимается манипуляция ПСП, и не. линейный фильтр 50 вьщеляет сигнал текущей информации, а умноянтель

44 из комплексной огибающей снимает манипуляцию сигналом текущей информации и результирующий сигнал поступает на вход управляемого генератора 47 ПСП, охваченного кольцом об— ратной связи. Выход генератора 47 является выходом блока 1 и соединен с вторыми входами умножителей.42 и

45, которыми снимается манипуляция сигналов ПСП. Снятие информационной манипуляции сигнала осуществляется умножителями 41 и 44 по сигналу, поступающему с выхода нелинейного 20 фильтра 50. Генератор 48 формирует тактовую частоту. Когда тактовая частота кратна несущей, то генератор

48 является делителем несущей частоты. Дешифратор 49 определяет грани- 25 .цы символов, поскольку граничные комбинации ПСП известны.

Последовательность с выхода умножителя 43 поступает на вход умножителя 45, в котором умножится на ПСП.

Сигнал с выхода блока 1 поступает на интегратор 9 (фиг.1), где он интегрируется на интервале одного символа

О-Т. Затем сигнал поступает на АЦП

12, с которого в цифровом виде поступает на четвертый вход вычислителя

14, а именно на вход умножителя 22.

С выхода умножителя 43 (фиг.2) последовательность поступает на вход умножителя 6 (фиг.1), на другой вход 40 которого с выхода формирователя 3 поступает контрольная последовательность ортогональная ПСП. С выхода умножителя 6 сигнал поступает в интегратор 8. Далее сигнал преобразуется в цифровой АЦП 11 и поступает на третий вход вычислителя 14. Помеховая составляющая сигнала, поступающего на четвертый вход вычислителя

14 в статистическом отношении равна сигналу, поступающему на его третий вход. Вычислитель 14 работает следующим образом. На его первый вход поступают тактовые импульсы с первого вьмода блока 13, а на седьмой вход с этого блока. поступают сигналы пуска делителей 39 и 40. На второй - четвертый входы вычислителя 14 поступают в цифровом виде сигналы с вы10 6 ходов соответствующих АЦП 10-12. Эти сигналы поступают на входы соответствующих умножителей 20-22, где происходит их нормирование. Нормирование коэффициента хранится в блоке

19. С умножителя 20 сигнал поступает на сумматор 25, а с выходов умножителей 21 и 22 сигналы возводятся в квадрат квадраторами 23 и 24, с выхода которых поступают на сумматоры 27 и 28. Сумматоры 25, 27 и 28 вместе с регистрами 30, 32 и 34 накапливают поступающие на них числа и на выходе их в конце периода ( оценки сигналов запоминаются результирующие сигналы.

Перед началом каждого цикла вычислений, но после того как операнды предыдущего цикла приняты делителями .

39 и 40, регистры 30, 32 и 34 обнуляются сигналами, поступающими с второго выхода блока 13. На выходе сумматора 29 получается величина, пропорциональная мощности полезного сигнала. На выходе сумматора 29 подаются результаты накопления в регистрах 32 и 34, причем с регистра

32 операнд выдается с инверсного выхода, .а на вход переноса в мпадший разряд сумматора 29 подаются единицы, т.е. сумматор 29 работает как вычитатель. Этот операнд в инверсном коде подается на вход сумматора 26, на вход переноса в младший разряд которого подается единица.

На другой вход поступает операнд с выхода регистра 30. В результате сумматор 26 работает как вычитатель, операнд на выходе которого пропор- ционален помехе на входе блока 1. елители 39 и 40 принимают операнды, с выхода сумматора 29 на вход делителя 40 поступает операнд с выхода регистра 32, а на вход делителя

39 поступает операнд с выхода сум-. матора 26. Операнды на выходе делителей 39 и 40 определяют отношение сигнал/помеха на входе и выходе блока 1. По сигналу с блока 13 запускается операция деления в делителях

39 и 40, по этому же сигналу регистры 31 и 33 принимают результаты деления, т. е. отношения сигнал/помеха на входе и выходе блока 11и вьщают их на первый и второй выходы устройства. По этому же сигналу принимают информацию триггеры 35-38. Информационные входы триггеров 35 и 37 сое 16 28 2 1() динены с выходами знаковых разрядов сумматоров 26 и через цикл вычисле- ния выдают сигналы знаков на триггеры 36 и 38, с выходов которых они

5 поступают на третий и четвертый выходы устройства. Если знак минус кодируется "1", то единица на выходе триггера 3S означает, что внешнего шума, помехи нет, а единица на выходе триг .10 гера 36 означает, что сигнала нет.

Формирователь 3 контрольной последовательности может быть выполнен различными способами. Дело в том, что опорная ПСП на приемном конце известна и нужно сформировать ортогональную ей ПСП. Для этого достаточно пропускать половину элементов .

ПСП в прямом коде, а половину в ин20 версном. Для этого достаточно триггер 15 поставить в счетный режим и коммутатор 17 будет пропускать эле-, менты ПСП то непосредственно с выхода блока 1, то через инвертор 1. 25

Аналогично можно передавать куски

ПСП в прямом и инверсном коде. В этом случае наиболее удобно часть ПСП> составляющую половину символа, передавать в прямом коде, а вторую поло- 30 вину в инверсном коде. Законом формирования контрольной последовательности легко управлять синхронизатором. Синхронизатор в простейшем случае — это счетчик 4 числа тактов, поступающих с первого выхода блока

35 и дешифратора 5.

Формула из о бр етения

1. Устройство для контроля качества канала связи с шумоподобньпж сигналами, содержащее последовательно соединенные формирователь управля-, ющих сигналов и вычислитель, последо- „ вательно соединенные квадратор, первый интегратор и первый аналого-циф-; ровой преобразователь, выход которого подключен к второму входу вычислителя, а вход квадратора является первым входом устройства, последовательно соединенные умножитель, второй интегратор и второй аналого-цифровойй пр е образ сват ель, выход кот ор ог о подключен к третьему входу вычислите- ля, последовательно соединенный третий интегратор и .третий аналогоцифровой преобразователь, выход которого подключен к четвертому входу вычислителя, первый и второй выходы которого являются соответственно первым и вторым выходами устройства, о тл и ч а ю щ е е с я тем, что, с целью повышения точности контроля, введены формирователь контрольной последовательности, выход которого подключен к первому входу умножителя и последовательно соединенные блок обработки входного процесса, счетчик и дешифратор, выход которого подключен к первому входу формирователя управляющих сигналов, второй вход которого соединен с первым выходом блока обработки входного процесса, второй, третий и четвертый выходы подключены соответственно к пятому, шестому и седьмому входам вычислителя, восьмой и девятый входы которого являются вторым и третьим входами устройства, а третий и четвертый выходы являются соответственно третьим и четвертым выходами устройства, вход блока обработки входного процесса объединен с входом квадратора, второй выход подключен к второму входу умножителя, третий выход подключен к первому входу третьего HH тегратора, четвертый выход подключен к второму входу счетчика и первому входу формирователя контрольной последовательности, пятый выход подключен к второму входу формирователя контрольной последовательности, третий вход которого соединен с вторым выходом дешифратора, третий выход дешифратора подключен к объединенным вторым входам первого, второго и третьего интеграторов, четвертый выход подключен к объединенным третьим входам первого, второго и третьего интеграторов, пятый выход подключен к объединенным вторым входам первого, второго и третьего аналогоцифровых преобразователей.

2. Устройство по п.1, о т л и ч а ю щ е е с я тем, что формирователь контрольной последовательности содержит триггер и последовательно соединенные инвертор и коммутатор, выход которого является выходам формирователя контрольной последовательности, первым входом является первый . вход триггера, вторым входом являются объединенные вход инвертора и второй вход коммута тора, тре т ьим входом является второй вход триггера, выход

15 третьего и пятого регистров, вторым, третьим и четвертым входами являются соответственно второй вход первого умножителя, первый вход второго умножителя и первый вход третьего умножителя, пятым входом являются объединенные третьи входы первого, третьего и пятого регистров, шестым входом являются объединенные вторые входы первого, второго, третьего и четв ерт ог о триггер ов, вт орые входы первого и второго делителей и вторые входы второго и четвертого регистров, седьмым входом являются объединенные третьи входы первого и второ—

ro делителей, восьмым и девятым входамй являются соответственно первый и второй входы блока регистров, второй и третий выходы которого подключены соответственно к вторым входам второго и третьего умножителей, .выход . первого регистра подключен к другому

9 16282 которого подключен к третьему входу коммутат ора .

3. Устройство по п.1, о т л и ч а ю щ е е с я тем, что вычисли,тель содержит инвертор .и последовательно соединенные блок регистров, первый умножитель, первый сумматор, первый регистр, второй сумматор, первый делитель и второй регистр, выход которого является первым выходом вычислителя, последоват ельно соединенные второй умножитель первый квадра тор, тр етий сумматор, тр етий регистр, второй делитель, четвертый регистр, выход котopor о является вторым выходом вычислителя, последовательно соединенные третий умножит ель, вт орой квадратор, четвертый сумматор, пятый регистр, пятый сумматор, первый и второй триггеры, выход второго триггера является третьим выходом вычислителя, пос— ледовательно соединенные третий и четвертый тригг еры, выход которог о является четвертым выходом вычислителя, первым входом которого являются объединенные вторые входы первого, 1О

1О входу первого сумматора, первый выход третьего регистра подключен к другому входу третьего сумматора второй выход подключен к другому вхо. ду пятого сумматора, второй выход которого подключен к объединенным третьим входам первого и второго. делителей и через инвертор к второму входу второго сумматора, второй выход которого подключен к второму входу третьего триггера, первый выход пятого регистра подключен к другому входу четвертого сумматора.

4. Устройство по п.1, о т л и ч аю щ е е с я тем, что блок обработки входного процесса содержит генератор тактовой частоты, последовательно соециненные первый и второй умножители, генератор опорной частоты, третий и четвертый умножители, генератор псевдослучайной последовательности и дешифратор, последовательно соединенные пятый умножитель и нелинейный фильтр, выход которого подклю— чен к другому входу четвертого умножителя и первому входу первого умножителя, второй вход которого объединен с другим входом третьего умножителя, второй выход генератора псевдослучайной последовательности подключен к другому входу второго умножителя и первому входу пятого умножителя, второй вход соединен с выходом генератора тактовой частоты, вход которого соединен с выходом генератора опорной частоты, выход третьего умножителя подключен к второму входу пятого умножителя, входом блока обработки входного процесса является второй. вход первого умножителя, первым выходом является выход генератора тактовой частоты, вторым выходом является выход третьего умножителя, третьим выходом является выход пятого умножителя, четвертым выходом является выход дешифратора, пятым выходом является второй выход генератора псевдослучайной последовательности.

162821g

Составитель В ° Камалягин

Редактор О. Спесивых Техред Л.Олийнык Корр ект ор Л. Пилил енк о

Заказ 349

Тираж 381

Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", r. Ужгород, ул. Гагарина, 101