Устройство для программного управления технологическими процессами

Устройство для программного управления технологическими процессами

Иллюстрации

Показать все

Реферат

 

Изобретение относится к автоматике и вычислительной технике и может быть использовано в автоматизированных системах для программного управления технологическими процессами , например в системах числового программного управления. Цель изобретения - расширение области применения устройства. Поставленная цель достигается тем, что в известное устройство,, содержащее блок управления , тактовый генератор, контроллер , шинный формирователь адреса, дешифратор адреса памяти, блоки постоянной и оперативной памяти, шинный формирователь оперативной памяти , дешифратор адресов устройств ввода/вывода, группу шинных формирователей устройств ввода/вывода, первый-третий элементы ИЛИ, первый - четвертый элементы И, первый регистр адреса ветвления, блок сравнения , триггер и шинный формирователь ветвления, дополнительно введены .«торой регистр адреса ветвления, группа регистров, мультиппексор, группа блгков сравнения, группэлементов И и счетный триггер. Введение новых элементов позволяет существенно сократить объем памяти многоальтернативного ветвления и расширить об-гасть применения устройства за счет введения дисципли-. ни пррдрарительного кодирования членов совершенной дизъюнктивной нормальной реализуемой системы булевых функций или кодов вариантов ветвпения рангов :п, где п - разрядность обрабатываемых логических условий. 3 ил., 4 табл. SS (Л о со со со i j

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (191 (11) А1 (51) 5 С 05 В 19/08

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А BTOPCKOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР (21) 4663970/24 (22) 21.03.89 (46) 07.03.91. Бюл. 11 9 (72) С.Ф,Тюрин (53) 621.503 55(088.8) (56) Авторское свидетельство СССР

N 1012205, кл. G 05 В 19/18, 1983.

Авторское свидетельство СССР

11 1418653, кл. G 05 В 19/18, 1988. (54) УСТРОЙСТВО ДЛЯ ПР ГРА1(. !Нг1ГО УПРАВЛЕНИЯ ТЕХНОЛОГИЧГСКИ1(И 11Р(111,",CATCH (57) Изобретение относится к ан1омлтике и вычислительной технике и может быть использовано в лвтомлтизированных системах для программного управления технологическими процессами, нлпример в системах числового программного управления. Пель;isn6ретения — расширение области применения устройства. Пост: нл< ннля цель достигается тем, что в известное устройство,, содержащее блок управления, тактовый генератор, контроллер, шинный формирователь адреса, дешифратор адреса памяти, блоки поИзобретение относится к автоматике и вычислительной технике и может быть использовано в антомлтиэированных системах для программного управления технологическими процессами, например, в системах числового программного управления.

Цель изобретения — расширение области применения устройства.

2 стоянной и оперативной памяти, шинный формирователь оперативной памяти, дешифратор адресов устройств ввода/вывода, группу шинных формировлтелей устройств ввода/вывода, первый-третий элементы ИЛИ, первый— четвертый элементы И, первый регистр адреса ветвления, блок сравнения, триггер и шинный формирователь ветвления, дополнительно введены . торой регистр адреса ветвления, группл регистров, мультиплексор, группл блгков сравнения, груг(п злементов И и счетный триггер. Введение новых элементов позволяет существенно сократить объем памяти многолл(гернативного ветвления и расширит(об (лсть применения устройствл зл счет введения дисципли-. ны предглрительного кодирования членов сс нерщенной дизъюнктинной нормальной формы реализуемой системы булевых функций или ког(ов вариантов ветвления рлнгов (n, где n — pasрядность обрабатываемых логических условий. 3 ил., 4 табл.

Сущность изобретения заключается в сокращении объема памяти много. альтернативного не1 вления и расширении области применения устройства путем в едения дисциплины предварительного кодирования членов совершенной дизъюнктивной нормальной формы (СДНФ) реализуемой системы булевых функций или кодов нзриантов

1633377 ветвления рангов и, где п — разрядность обрабатываемых логических условий.

Суть новой дисциплины заключается в вводе в группу регистров информации членов СЛНФ (подчленов СДНФ), кодов вариантов (части кодов вариантов) ветвления при инициализации, либо при перенастройке устройства, 1ð в сравнении этой информации с информацией на группе старших разрядов логических условий и формировании сигнала идентификации одной из схем сравнения группы схем сравнения, либо таковой сигнал на формируется, в формировании на выходе группы элементов И с тремя состояниями на выходе кода идентификации информации, либо единственного кода неидентифи- 20 кации, в реализации дисциплины многоальтернативного ветвления, аналогичной известной, причем часть разрядов, (младшие разряды) логических условий через мультиплексор непосредст- 25 г венно приводит в дальнейшем к адресации памяти, а другая часть (старшие разряды), подвергнутая предварительному кодирЬванию, адресует в дальнейшем память косвенно, в соот- 3р ветствии с присвоенными группой входов старших адресов ветвления кодаMH

На фиг. 1 представлена функциональная схема устройства программного управления технологическими процессами, на фиг ° 2 — временная диаграмма вывода информации в регистры и группу регистров в режиме инициализации или настройки, на фиг. 3 — 4p временная диаграма выдачи второго и третьего байтов на шину данных системы в режиме многоальтернативного ветвления с предварительным кодированием. 45

Устройство для программного управлейия технологическими процессами (фиг.1) содержит блок 1 управления, содержащий выходы 1< адреса, выходывходы 1 данных, выходы 1> управления, тактовые входы первой 14 и второй фаз !» синхронизации, вход 1 сброса, вход 1> готовности, выход 1 синхронизации, тактовый генератор 2, содержащий вход 2< синхронизации, выходы первой 2 и второй фаз

2 синхронизации, выход 2 4 сброса, Bblxo4 2 отовности, выход 2 синхронизации, контроллер 3, содержащий выхолы-входы 31 данных, являющиеся шиной данных, выходы 3 управления, являющиеся шиной управления, шинный формирователь 4 адреса, содержащий выходы 4, являющиеся шиной адреса, дешифратор 5 адреса памяти, содержащий выходы подключения по стоянной памяти 5< и оперативной памяти 5, блок 6 постоянной памяти программ, блок 7 оперативной памяти программ во время работы, шинный формирователь 8 оперативной памяти, дешифратор 9 адресов устройств вводавывода, содержащий группу выходов подключения внешних устройств. Выходы 9 и 9, группу шинных формирователей 10 устройств ввод-вывода, первый 11 и второй 12 элементы ИЛИ, шинный формирователь 13 ветвления, триггер 14 ветвления, первый 15, второй

16, третий 17 и четвертый 1Я элементы

И, первый 19 и второй 20 регистры адреса ветвления, группу m регистров

21< -2!щ, где m — число членов СДНФ, описывающей условия ветвления, блок

22 сравнения, мультиплексор 23, группу блоков 24 -24щ сравнения, группу элементов И ?5 -25щ с тремя состояниями на выходе, счетный триггер 26, третий элемент 1ПИ 27, вход 28 готовности, вход 29 захвата, вход 30 запроса прерывания, выход 31 ожидания, выход разрешения прерывания 32, группу входов 33 -33 старших адресов ветвления, группу 34 старших разрядов логических условий, группу 35 младших разрядов логических условий, информационные выходы 36,информационные входы 37, вход 38 сброса, входы

39 -39m управления, первая группа входов 40, вторая группа входов 41.

Блок 1 управления предназначен для управления системой и решения вычислительных задач. Он может быть реализован, например, на стандартной интегральной микросхеме KP 580 ИК 80А.

Соответствие входов-выходов блока 1 и этой микросхемы может быть представлено табл.1.

Тактовый генератор 2 предназначен для формирования сигналов синхронизации. Соответствие входов-выходов генератора 2 и этой микросхемы представлено в табл.2.

Вход 13 и выходы 9 микросхемы

KP 580 ГФ24 не задействуются.;

1633377 микросхемы и входов-выходов контроллера 3 может быть представлено табл.3.

Шинный формирователь 4 адреса пред назначен для увеличения нагрузочной способности шины 4 1 адреса и для отключения своих входов-выходов от нее путем перевода их н высокоимпедансные состояния по сигналу иПодтнерждеиие захвата, который поступает на его первый и второй разрешающий входы от блока 1 управления.

Шинный формирователь 4 адреса может быть реализован, например, на стандартных интегральных микросхемах 589 АП16.

Соответствие входов-выходов блока

4 и входон-выходов этой микросхемы может быть представлено табл.4.

11, 14 не используютВыходы 2, 5, ся.

Дешифратор 5 адреса памяти предназначен для дешифрации информации иа шине 4 адреса по разрешающему сигналу на его первом входе упрзилеии>1„ если второй неактинирован, и >>>ор и -ронания сигналов выборки кристлл;)3 для подключения блоков постояли») 6 или оперативной 7 памяти.

Блок 6 постоянной памяти f!j> .)))j;)çначен для долговременного х; ие;>ия программ и данных. Блок 7 оиер.>тинной памяти предназначен лля хрли иии программ, данных и для записи их только во время работы устройства, а также для организации стека.

Режим работы блока 7 опера1иниой памяти определяется сочетанием разрешаюшего сигнала и сигнала записи.

Шинный формирователь 8 оперативной памяти предназначен для увеличения нагрузочной способности шииы 3) данных системы и для организации подключения к ней входов и выходов блока

7 оперативной памяти н зависимос.ти оТ управляющих сигналон в следун>гожих режимах.

Чтение памяти.

При этом актиниронаиы первы)) и второй входы разрешения шинного формирователя Я. Данные с выходов блока

7 оперативной памяти поступают иа

Контроллер 3 предназначен для формирования шины управления и для организации двунаправленной передачи данных по шине 31 данных.

Соответствие входов-ныходон этой входы .шинного формирователя 8 оператинной памяти и с его входов-выходов на шину 3) данных системы.

Запись в память.

При этом активирован только первый вход разрешения шинного формирователя. Данные с шины 3) данных системы поступают на его входы-выходь), а с выходов — на входы данных блока 7 оперативной памяти, Дешифратор 9 адресов устройств ввода-вывода предназначен д)1я дешифрации по разрешающему сигналу адресной информации на шине 4, адреса сис темы для подключения к шине 3 данных

° для подключения к шине 3 данных соотнетстнующего шинного формирователя 10 ввода-вывода по входам-выхо20 дам, для управления элементами И 17 и 16.

Шинные формирователи 10 ввода/вывода предназначены для увеличения нагрузочиой способности шины 3) данных

25 системы, для ввода данных с информациоииьж входов 37, при этом активиронаны оба разрешающих входа одного иэ шинных формирователей 10 ввода-выно" ца, который и) бран дешифратором 9

30 адреса ус)р >йстн ввода-вывода, г также лля HbIB()>ла данныx )fз блока 1 упри;леи .я ил ииформациоииые вых,,ы 36.

При .:том икгиниронии первый разрешающий вход одилгс из ы иньж формирователей 10 ни<.ди-)ии:ода соответствую35 шим выходом д:шифра: ора 9 адресов у тройс1н вг.од»- > ь.иода;

Первый лемент И:П1 11 предиазнач и лля нырабг тки разрешающего сиг4р н -)а л Рлый нх>.">) упранлен))я деп)иф р",т: ра 5,адрес: памяти, если на шине

3 упранл> иия имеется один иэ сигналов "Чтение памяти", "Запись в nall мя ть

45 Второй элемент ИЛИ 12 предназначен для выработки сигнала для дешифраторл 9 адресов устройств ввода-выводя, если иа и)иие 3 управления имее1ся олин из сигиалон "Вывод н уст50 ройстно вывода", "Ввод из устройства виола".

Шинный формирователь 13 ветвления предназначен для увеличения нагрузоч" иой способности шины 3) данных и подключения к ией сигналов с выхода мультил. ексора 23 лри акзинировании его вход; разре)цеиия. В противном случае выходы шинного формирователя

13 находятся н нысокоимпедан ном

1633377 состоянии и не влияют на работу шины 3< данных.

Триггер 14 ветвления предназначен для приема с шины 3 данных единичного программирующего бита по переднему фронту импульса на выходе элемента И 16 для разрешения режима многоальтернативного ветвления путем активирования первого входа элемента И 15. При приеме нулевого бита режим запрещается.

Первый элемент И 15 предназначен для управления шинным формирователем

13 ветвления в режиме многоальтернативного ветвления по сигналу "Чтение памяти" шины 3 управления, если установлен триггер 14 ветвления и возбужден выход элемента ИЛИ 27.

Второй элемент И 16 предназначен для формирования импульса синхронизации триггера 14 ветвления, если возбужден выход 9 дешифратора адресов устройств ввода-вывода и разряд "Вывод в устройство вывода" шины 3 управления.

Третий элемент И 17 предназначен для управления записью информации н регистры 19, 20 и 21 „- 21 в том слу- чае, если возбужден выход 9 дешифратора 9 и разряд "Вывод в устройство вывода" шины 3 управления.

Четвертый элемент И 18 предназначен для управления элементом ИЛИ 27 по его первому входу, если возбужден выход блока 22 сравнения и разряд

"Прием" выходов 1> управления блока

1 управления. Выход четвертого элемента И 18 возбуждается при чтении первого байта команды ветвления.

Первый регистр 19 адреса ветвления предназначен для записи и хранения младшего полуадреса точки ветвления программы (адреса второго байта команды ветвления) с шины 31 данных сигналом с выхода элемента И 17.

Первый регистр 19 адреса ветвления транслирует информацию на входы второго регистра 20 адреса ветвления.

Последний предназначен для записи и хранения старшего полуадреса точки ветвления программы ныходов первого регистра 20 ветвления по сигналам с выхода элемента И 17. Второй регистр

20 адреса ветвления транслирует информацию на входы группы m регистрон 21 3 — 21,„.

Группа m регистров 21 — 21> предназначена для записи и хранения ин10

55 формации членов (подчленов) СДНФ реализуемых булевых функций или кодов вариантов (частей кодов) ветвления с выходов второго регистра 20 адреса ветвления по сигналам с выхода элемента И 17. В каждый последующий регистр регистров 20, 21, -21> информация записынается с выхода предыдущего с целью снижения аппаратурных затрат так, что за m+2 цикла вывода информации блоком 1 управления по адресу порта вывода, возбуждающего выход 9у дешифратора 9, элемента И 17 в регистрах 19 и 20 группы 21 -21,„ записывается требуемая информация (фиг.2).

Блок 22 сравнения предназначен для определения точки ветвления путем сравнения информации на шине 4 адреса и выходах регистров 19 и 20 для инициализации режима многоальтернативI ного ветвления. Выход схемы, 22 сравнения возбуждается при совпадении адреса, выставленного на шине 4 3 адреса, с адресом второго байта команды ветвления, записанным в регистрах 19 и 20.

Мультиплексор 23 предназначен для подключения к информационным входам шинного формирователя 13 ветвления либо конкатенации входов 35 и 4 1 устройства, либо конкатенации входов 40 и объедиыенных выходов элементов И 25<-25,„ с тремя состояниями на выходе с целью формирования второго и третьего байтов команды ветвления, зависящих от логических условий 35 и 34.

Группа блоков 24„-24@ сравнения предназначена для идентификации членов (подчленов СДНФ), кодов вариантов ветвления (частей кодов), записанных в группе m регистров 21„-21,щ на дискретных входах группы 34 старших разрядов логических условий. Всегда возбужден не более,чем один выход груп-i

Пы блоков 24 -24 «3 сравнения.

Группа элементов И 251-25 „ с тремя состояниями на выходе предназначена для формирования кода идентификации информации, соответствующего установленному на одноименной группе входон

33,-33 старших адресов ветвления, если возбуждены выход соответствующего блока 24 -24 сравнения иэ,группы и соответствующий ему вход упранления — из входов 391-39 . В частно сти, при возбуждении выходов блока

1633377

24» -24,„сравнения группы на объединенных выходах группы элементов И

25 -25„„ с стремя состояниями на ныкоде могут выстанляться коды (установ5 ленные предварительно на входах 33»вЂ”

33щ), веса которых соответствую номеру блока сравнения, считая с нулевого, группа блоков 24»-24 с возбужденным выходом (0,1,2...m-1).

Разрядность выходов группы элементов . 25»-25п, Равна величине intlop<(rlr+1), где irr t — ближайшее большее целое число

При невозбуждении выхода на одном из блоков 24» -24, сравнения группы обнуленные выходы группы элементов И

25»-25п1 находятся в высокоимпедансном состоянии, что воспринимается соответствующим входом мультиплек- 20 сора 23 как в ТТЛ-логике — логической "1".

Счетный триггер 26 предназначен для управления мультиплексором 23 по сигналам с выхода элемента И 15. При чтении блоком 1 управления первого байта команды ветвления (т.е. команды перехода, имеющей трехбайтовую структуру, например команды IMP, CALI., LDA и др. для микропроцесс; ра 30

580) счетный триггер 26 обнулен начальным сбросом. Адрес второгс; байта такой команды ветвления дешифрируе: блок 22 сравнения. Импульс ч:err ". второго байта по его заднему фр.> сy с выхода элемента И 15 запсмннаст счетный триггер 26, обеспечивая и»реключение мультиплексора 23 равление элементом И 15 через з ц— мент ИЛИ 27, что необходи са для II ;r- 40 ключения третьего байта через шинный формирователь 13, так как адрес третьего байта не дешифрируется блоком 22 сравенния. По окончании импульса чтения третьего байта триггер 45

26 обнуляется.

Третий элемент ИЛИ 27 предназначен для управления элементом И 15 по

Pãо третьему входу либо сигна"IIM с выхода элемента И 18 (чтение второго байта команды ветвления), либо сигналом с выхода с rexrrnro триггера 26 (чтение третьего байта команды BE .Tвления).

Вход 28 готовности предназна-rerr для приема внешнего. сигнала гоаовности, например,с внешних медленнодействующих накопителей. Вход захвата предназ) начен для приема внешнего сигнала захвата, например, в внешних быстродействующих накопителях.

Вход 30 запроса прерывания предназначен для приема внешнего сигнала прерывания, например, при аварии электропитания.

Выход 31 ожидания предназначен для формирования сигнала ожидания, являющегося реакцией на невозбужденный вход 28 готовности.

Выход 32 разрешения прерывания предназначен для формирования сигнала разрешения прерывания с внутреннего триггера блока 1 управления.

Группа входов 33»-33п, старших адресов ветвления предназначена для формирования кода идентификации члена (подключена) СЛНФ реализующей системы булевых функций или кода (части кода) варианта ветнления на объединенных выходах элементов И

25»-25>. Информация на входах 33 »33,„ мо ет бить установлена жестко пучeM распайки (подключением к шинам Плюс, Минус" источника питания через ограничительные резисторы) либо мягко — с выходов регистров, которые также могут программироваться блоком 1 У1равлснпя с помощью технических средств, внешних по отношенин. к у: тройсa ау.

Разряднс ть -,:ê«ëä и ЭЭ»-33,„ 1авна

irrt 1оВ ! руцпа 34 ст Iprlrrr разрядов логических yr л "ний прслназна .ена для подключеlllls «о-. н =з -тну щей части раэря:,ов пс снче "к;;; усл нпй к первым

Обьс лн1>t >ll I, . . l l1унлаи В кодов Гf 3 rrl Ы блоков 2,— 24,, er;rri«er«rrr. Логич ские

Ус сп и. ".- и;; Ут бr lrr, как нн.:пr-;r a», r ° е. н .асредстпеннс состояние дискр rrrrÄx;r.. r arrl:ов т хнслог;.ческого пр< несся, так и внутренними — полученными в резун. та» е работы блока 1 управления ц выведеннь. на регистры

í,rIprrler, для получения в дальнейшем некoòrrðrrõ автоиI» ых отображений.

Гr"-ппа 35 rrrra rrrrx разрядов логических условий предназначена для приема соотнетствуюшсй части разрядов логических условий, которые могут быть такими же, как описано. Информация на входах 34 и 35 изменяется с такой периодичностью, что блок 1 управления успевает обрабатывать ее любые н::.1анения.

Информационные выходы 36 предназначены для нылачи управляющих воз1633377

+ К вЂ” К + int log (m+1)

Устройство работает следующим об- 4р разом, 45

5Р

55 действий на исполнительные органы для управления технологическим процессом, в том числе и по результатам многоальтернативного ветвления.

Информационные входы 37 предназначены для приема информации о состоянии датчиков технологического процесса, которая обрабатывается обычным образом. 10

Вход 38 сброса предназначен для приема внешнего сигнала начального сброса системы.

Входы 39,-39!» управления предназначены для управления группой элементов И 25»-25„„. При обработке членов (подчленов) ГДНФ,. кодов (частей кодов) вариантов ветвления, количе- ство которых отличается от максимального количества m, на входы 39»-39»11 соответствующим неиспользуемым элементом из групп элементов 24»-24, 25»-25»!» подаются логические "0" с целью исключения ложного формирования кодов идентификации. 25

Первая группа входов 40 предназначена для формирования вместе с информацией на выходах группы элементов

И 25» 25»„ полного кода разрядности, равной разрядности шины 3,» данных. 3р

Вторая группа входов 4 1 предназначена для формирования вместе с информацией на входах разрядов 35 полного кода разрядности шины данных. Если

2 » — разрядность шины данных, R ><, R 4>- разрядность соответствующих входов, то

Обычный режим работы.

В этом режиме тактовый генератор 2 (фиг.1) формирует две неперекрывающиеся тактовые последовательности, которые с его выходов 2 и 2 поступают на тактовые входы первой 14 и второй 1 фаз бло5 ка 1 управления.

Блок 1 управления генерирует сигналы адреса данных и управления: после подачи сигнала сброса на соответствующий его вход 1, причем внешний сигнал сброса с входа 38 системы стробируется в тактовом ге1»ераторе 2,и поступает íà его выход 2, обнуляются регистры 19, 20, 21»-21щ, триггеры 14 и 26, после установления уровня логиче» !1 11 с кои 1 на входе 2 8 готовности ус тр ойс т в а, причем сигнал готовности с т р о бир уе т с я в тактовом генераторе

2 и с его выхода 2 поступает на вход 17 готовности блока 1 управления, если на входе 28 устройства установлен сигнал логического "0", то на выходе 31 устройства устанавливается сигнал логической "1", свидетельствующий Ь том, что блок 1 управления находится в режиме ожидания готовности.

Блок 1 управления выдает слово состояния на шину 1 данных по син2 хросигналу на соответствующем выходе 1, поступающему на вход 2» тактового генератора 2 в первом такте каждого цикла, а стробированный по первой фазе сигнал синхронизации с выхода 2 тактового генератора 2 поступает на вход синхронизации контроллера 3, в который записывается слово состояния блока 1 управления с входов-выходов 12 данных блока 1 управления. Контроллер 3 по слову состояния и сигналам на выходах 1 управления блока 1 управления формирует код на шину 32 управления, а также формирует код на шину 3» данных, обеспечивая ее требуемую нагрузочную способность и двунаправлен1 ность передачи данных на входах-выходах 1 данных блока 1 управления.

Шинный формирователь 4 адреса формирует по адресным сигналам на соответствующих выходах 1» блока 1 управления шину 4 » адреса, обеспечивая ее требуемую нагрузочную способность.

Устройство можно перевести в режим прерывания и захвата подачей соответствующих сигналов на входы

29 и 30. При переходе в режим прерывания с выхода 32 снимается сигнал разрешения прерывания. При переходе устройства н Режим захвата на соответствующем разряде выходов 1 управления блока 1 управления устанавливается сигнал подтверждения захвата, который по первому и второму входам управления переводит выходы шинного формирователя 4 адреса в высокоимпедансное состояние.

Также по этому сигналу выходы контроллера 3, выходы 1» адреса, входы-выходы 1g даннц|х блока 1 управления переводятся в высокоимпедансное состояние.

1633377

Блок 1 управления считывает и выполняет программу, записанную в блоке 6 постоянной памяти, либо в блоке 7 оперативной памяти . При этом дешифратор 5 адреса памяти дешифрирует адрес, выставленный на шине 4 адреса, если на шине З.г управления выставлен один из сигналов "Чтение памяти", "Запись в память", при этом активИруется выход первого элемента

ИЛИ 11 и первый вход разрешения дешифратора 5. Второй инверсный вход разрешения активирован выходом элемента И 15. Еслу на шине 4 1 адреса сис темы выставлен адрес постоянной памяти, то активизируется выход 5! дешифратора 5 и первый вход управления блока 6 постоянной памяти.

Если на шине 4г адреса выставлен 20 адрес блока 7 оперативной памяти, то активизируется выход 5 дешифратора

5, вход управления блока 7 оперативной памяти и первый вход управления шинного формирователя 8 оперативной 25 памяти, Выходы блока 6 постоянной памяти подключаются к шине 3» данных, если активирован, кроме первого входа управления, второй вход упраггггеция 30 сигналом "Прием" с соответствунл1его разряда выходов 1 управления блока

1 управления. Данные считываются из блока 6 постоянной памяти в блок 1 управления по шине 3 данных через входы-выходы данных контроллера 3 на входы-выходы 1 данных блока 1 управления в соответствии с адресами, поступаюгГими на ее адресные вхоI ды с шины 4 адреса.

Для считывания данных из блока 7 оперативной памяти, кроме активирования его входа управления, на вход записи подается сигнал логического 45

"0" с соответствующего разряда шины

Зг управления "Запись в память, а второй вход управления шинного формирователя 8 блока оперативной памяТи активизируется разрядом выходов

1з управления блока 1 управления

"Прием". Это переводит шинный формирователь 8 памяти в режим приема, .т.е. организуется передача данных с выходов блока 7 оперативной памяти

55 на шину 3 данных. Данные считываются из блока 7 оперативной памяти в блок 1 управления по шине 3< данных в соответствии с адресами, поступак>щггми на ее адресные входы с шины 4 адреса.

Блок 1 управления может записывать данные в блок 7 оперативной памяти, при этом шинный формирователь 8 оперативной памяти по второму входу управления, с которого снимается активный уровень сигнала соответствующим разрядом выходов 1 управления блока 1 управления, переводится в режим ввода данных с шины

Зг данных. Блок 7 оперативной памяти 7 по входу записи, который активизируется соответствующим разрядом, "Запись в память" шины 3 управлей ния, переводится в режим записи.

Данные с шины Зг данных записываются в блок 7 оперативной памяти в соответствии с адресными сигналами, поступающими на ее адресные входы с шины 4 адреса.

При отсутствии активных уровней управляющих сигналов выходы блока

6 постоянной памяти и выходы-входы шинного формирователя 8 оперативной памяти находятся в высокоимпедансном состоянии и отключены от шины Зг данных °

Устройство вводит данные с информационных входов 37 или выводит данные на информационные выходы 36. Де-

I шгфрагор 9 адреса устройства вгг.-давывода дешифрирует адрес, выставленный на шине 4ь адреса, если активирован его вход управления выходом в1nporo элемента ИЛИ 1? при активироцании cro входов одним из сигна-. лов "Ввод из устройства ввода, "Вывод в устройство вывода" на соответствующих разрядах шины 3 управления.

Выходы дешифратора 9 адреса устройств ввода-вывода активируют второй вход разрешения одного из шинных формирователей 10 ввода-вывода, соответствующего адресу, поступаюшему на адресные входы дешифратора 9 адреса устройств ввода-вывода.

Режим работы (ввод или вывод) шинных формирователей 10 ввода-вывода определяется сигналом на вторых входах разрешения, т.е. соответствующим разрядом "Ввод из устройства ввода" шины 3 управления. В режиме ввода данные с информационных входов

37 поступают на входы соответствующего шинного формирователя !О вводавывода, а с его входов-выходов — на шину 3 данных через контроллер 3 в

1633377

16 блок 1 управления по его входам-выходам 1» данных, В режиме вывода данных иэ блока

1 управления по входам -выходам 1, данных через контроллер 3, шине 3, данных поступают сигналы на вхо выходы соответствующего шинного hopмирователя 10 ввода-вывода, а с его выходов — на информационные выходы

36.

При отсутствии активных уровней сигналов управления шинные формирователи 10 ввода — вывода отключены ат шины данных (находятся в высокоимпедансном состоянии).

Режим подготовки к ветвлению.

В этом режиме, который может выполняться при инициализации устройства (при включении питания, например, программой монитор), если ветвление организуется в одном месте программы, либо перед ветвлением, если оно организуется многократно в разных участках программы, обеспечи- 25 вается запись адреса точки ветвления в два регистра 19 и 20, запись анализируемых членов СДНФ системы булевых функций, вычисляемой в процессе ветвления, в группу регистров 21 -21,„, 30 а также установка триггера 14 в еди- ничное состояние.

Причем на группе входов 33 -33»», аппаратно, например, установлены старшие адреса ветвления (например, подключением необходимых разрядов через ограничительные резисторы к положительной и отрицательной шинам питания) в соответствии с разработанной проектировщиком картой рас- 40 пределения памяти устройства. На входах 39<-39m управления установлены единицы, количество которых, начиная с входа 39» равно количеству членов СДНФ в вычисляемой вет- 4 влением системе булевых функций. При .необходимости вычисления другой системы булевых функций в другой точке программы изменяется информация в регистрах 19 » 21 -21 и на входах 33 -33, 39 -39, причем изменение. информации на этих входах может быть осуществлено программно с использованием внешних настроечных регистров.

Для записи информации в регистры

19, 20, 21 -21,„ блок 1 управления организует режим вывода во внешнее устройство. При этом возбуждается выход 9 дешифратора 9 и, так как активирован разряд шины 3 управления "Вывод в устройство вывода»», то возбуждается и выход элемента Й 17, поэтому информация с шины 3» данных записывается в регистр 19. Синхроимпульс записи с выхода элемента И 17 поступает одновременно на все регист ры 19, 20, 21, -21,„, вследствие чего в регистры 20, 211-21 » записывается информация с выходов предыдущих регистров: в регистр 20 — с выхода регистра 19, в регистр 21 i - с вьжода регистра 20 и т.д. Все эти регистры предварительно обнулены выходом 2 сброса тактового генератора 2, так же, как и триггеры 14 и 26.

При следующем возбуждении выхода

9 дешифратора 9 (блок 1 управления, записывая информацию R регистры 19, 20, 21 <-21>, обращается к устройству вывода по одному и тому же адресу, возбуждающему выход 9 дешифратора

9 m+2 раза) информация с шины 3 данных записывается и регистр 19, а с регистра 19 этим, же импульсом с выхода элемента И 17 — в регистр 20, По окончании m+2 циклов вывода информации в регистры 19» 20, 21<-21m в регистрах 21<-2!» записаны m членов

СДНФ системы булевых функций, вычисляемых в процессе ветвления, а в регистрах 19 и 20 — младший и старший полуадресы точки ветвления программы.

Процесс перемещения информации в регистрах 19, 20, 21»-21< показан на фиг,2.

Далее блок управления осуществляет вывод информации по адресу триггера

14,обращаясь к нему,как к устройству вывода с фиксированным адресом.. При этом возбуждаечся выход 9» дешифратора 9,разряд шины 3 управления "Вывод в устройство вывода", поэтому возбуждается выход элемента И 16, по стробу на выходе которого с шины данных бит информации (в данном случае — единицы) записывается в триггер 14, который устанавливается в единичное состояние и активирует свой выход.

Режим многоальтернативного ветвления.

Это режим, когда блоку 1 управления необходимо обработать информацию на входах 34 и 35» он может выполнить это, например, специальной подпрограммой. При этом схема 22 сравнения дешифрирует адрес второго

18

l7

1633377

25 на соответствующие Вхопы мультиплексора 23 логических "1").

На входах 40 установлен (при ин .— циализации системы с внешнего регистра либо подключением соответствующих разрядов через ограничительбайта команды (?»апример, безусловного перехода или вызогя подпрограммы IMP u CALL для микропроцессора

580). Выход схемы 22 сравнения акти5 вйруется. Если при этом активировлн разряд выходов 1 управления блока

1 управления "Прием", то активируется выход элемента И 18, который через элемент ИЛИ 27 активирует третий вход элемента И 15. Первьп» вход этого элемента к этому времени акти«ирован разрядом шины 3.) управления

tt >>

Чтение, а второй вход — выходом установленного при инициализации 15 триггера 14. Поэтому шинный формирователь 13 открывается, дешифратор

5 адреса памяти блокируется по инверсному входу разрешения. Так как выход триггера 26 обнулен (триггер 20

26 обнулен системным сбросом с вь»хода 21 тактового генератора 2), то нл выход мультиплексора 23 поступает информация с группы 35 младших разрядов логических условий, которая через шинный формирователь 13, шину

3 данных считывается В блок 1 упрлвй пения и воспринимается клк младший байт команды (безусло«ного переходя или вызова подпрогрлммь»). 30

По окончании импульса чтения с соответствующего разряда шины 3< управления задним фронтом импульсл с выхода элемента И 15 триггер 26 y

Поэтому »ри следующем чтении памяти блоком 1 управления (чтение второго байта команды безусловного перехопя i! »» вызова подпрограммы)

Вновь активируется рлзряд >Чтение" шины 3 управления. Однако выход блока 22 сравнения нелктивирован, тяк как В этом случае на шине адре-, са уста?»овлен адрес, нл единицу больший предьшущегo., Нелктивирован и выход элемента И 18. Но тяк как триггер 26 устано«ле«, то через элемент

ИЛИ 27 акти«ирс влн третий вход элемента И 15, Выхсд которого возбужде«и чере 3 н?»»1»?»ый с?)ор»»ирователь 13 нл T»tj» T« >» g«! t H!T !!ep»JT-.ется описан11 л я > < > p t« ", ц»» я с В ьж од () > < м > л ь T t » TI JI B K сс р<1 23. 3?? 1??>»м фр< »1ом 1>мпульса на

? ыхопе - ".ем .

В К О Ь Ь П» j)»,П:1» Т Е V i 1»С ) О Р > »Л ЦИ Я С «Х С до« 35.

Hj lH<: . I 1< ll till > I,) . i<» ?;I»pc>j>я 1 Р t»sl 1 3 и» р е х с, < я 1 1. !3i;<. . к о»» .»1> ел л «с ?» о е с 1 оя1»пе и ?«. В.:1»яю; «л il>! 1» 3;»л»ных .. !,1»»мает с я б.. . .>»»рог<ля Пе«:и<?)рлт рл 5

".;<реc; памяти. Вл >1 1 у рл«пе»ия, ВОГ Г>Р1!1»<3 ?? ???? ?!??:?? 1<(i> 131 >Р< >И И Г T?I .s б 1t» j (.Зто»)<)< 1! Tp Oft» слоВя В с>бше>» слу »ле) которой 1л«иеят от информяц»»и ня .<холах 3 > 1< 34, переходит на соо1«етст«у»<>»3»ую, зл«1»еяп»ую от логи IojCJtO«?»É программу, фор-»ирует управляющие воздействия, Выг<,ит их на испс.IHH тель«ье оргл»ы <" 1!!»копов 36 При необходи?»ости блс кяр Вки Писциплинь» м«ого«. t T. j =Пня ч и;3«<-г< Вет«пения блок

1 упря«пения грог >)я)»м><" об?<упяет тригг ер 14, выв<)п>1 В »его по шине Плн«ых лсги »еский 0", Таким оорлзом, в отли Tjf< от и.»вес f«01 объем г»ял»яти > .«с-об>хо,",»мой для оргянизации реакции»л J,oãj»

1б33377

19 экспоненциальную зависимость от количества логических условий и. Часть разрядов логических условий k, которая подключена ко входам 35, адресует 2 я разрядных участков, где

К а — длина участка, необходимого для формирования управляющих сигналов, округленная до ближайшей большей степени числя 2. Часть разрядов (n-h) с помощью группы блоков 241-24 сравнения, группы элементов И 25„-25 д» с тремя состояниями на выходе, входов

331-33,„, 39 -39щ подвергается кодированию так, что количество комбинаций на выходе мультиплексора 23 при возбуждении его входа адреса значител» но меньше, чем 2, a равно величине »и+1, где m — количество членов СД!1Ф, вычисляемой методом много- 2р альтернат»»нного ветвления системы булевь»х функций.

Формула и э о б р е т е н и я

Устройство для программного