Вычислительная система

Вычислительная система

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и может быть использовано при построении многомашинных и многопроцессорных вычислительных систем. Цель изобретения - упрощение организации вычислительного процесса отладки математическою обеспечения. Цель достигается тем, что вычислитечьная система содержит m вычислительных устройств 1, m локальных оперативных запоминающих устройств 2, системное оперативное запоминающее устройство 5, устройство 6 модификации, арбитр 7, элемент И 8, m элементов ИЛИ 9, группу из m элементов И 10. 1 з.п. ф-лы, 3 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (5I)5 0 06 F 15 16

-"ИОЮЗН3

iit..ÍÈ3 T> - .. .,"..ЧМ

Е 5 -101ЕК.

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А BTOPCKOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР (21) 4656252/24 (22) 02.01.89 (46) 07.03.91 Бюл. № 9 (72) В. Д. Скопачев, Ю. В. Слепов, В. А. Черкасов и В. П. Юрков (53) 681.325 (088.8) (56) Ларионов А. М., Майоров С. А и Новиков Г. И. Вычислительные комплексы системы и сети. — Л.: Энергоатомиздат, 1987, с. 50.

Панфилов И. В. и Половко A. М. Вычислительные системы. — М.: Советское радио, 1980, с. 22, рис. 2.5.

„„SU„, 1633417

2 (54) ВЫЧИСЛИТЕЛЬНАЯ СИСТЕМА (57) Изобретение относится к вычислительной технике и может быть использовано при построении многомашинных и многопроцессорных вычислительных систем. Цель изобретения — упрощение организации вычислительного процесса отладки математического обеспечения. Цель достигается тем, что вычислительная система содержит m вычислительных устройств 1, m локальных оперативных запоминающих устройств 2, системное оперативное запоминающее устройство 5, устройство 6 модификации, арбитр

7, элемент И 8, m элементов ИЛИ 9, группу из m элементов И 10. 1 з.п. ф-лы, 3 ил.!

633417

Изобретение относится к вычислительной технике и может быть использовано при построении многомашинных и многопроцессорных магистральных вычислительных систем.

Цель изобретения — упрощение организации вычислительного процесса и отладки математического обеспечения.

На фиг. 1 представлена схема вычислительной системы; на фиг. 2 — схема устройства модификации; на фиг. 3 — схема блока управления устройства модификации.

Вычислительная система содержит m вычислительных устройств 1. m локальных оперативных запоминающих устройств 2, магистраль 3 адреса-данных, магистраль 4 управления, системное оперативное запоминающее устройство 5, устройство 6 модификации, арбитр 7 магистрали, элемент И

8. элементы ИЛИ 9, элементы И 10 группы, оперативное запоминающее устройство 11, информационный вход-выход 12 вычислитепьной системы, вход 13 признака прерывания вычислительной системы.

Устройство 6 модификации содержит блок 14 передачи данных, регистр 15 адреса, блок 16 постоянной памяти, дешифратор 17, блок 18 управления, вход 19 запуска блока управления, выходы с первого по восьмой

20 27 блока управления, регистр 28 числа, мультиплексор 29, элементы И 30 группы, сумматор 31.

Ьлок 18 управления содержит триi rep

32 ключа (ТгКл), триггер 33 запуска (ТгЗап) первый элемент И 34, первый элемент ИЛИ

35, с первого по четвертый элементы И вЂ” НЕ

36 — 39, второй элемент И 40, с пятого по десятый элементы И вЂ” HE 41 — -46, триггер 47 управления (ТгУпр), сдвиговый регистр 48, одиннадцатый элемент И вЂ” НЕ 49, генератор

50 тактовых импульсов, вход 51 логической единицы, входы 52 логического нуля, второй элемент ИЛИ 53, триггер 54 чтения-записи (Тг WB ), триггер 55 выборки кристалла (ТгС8), первый триггер 56 разрешения (TrFZ1), второй триггер 57 разрешения (ТгЕ/2), триггер 58 ответа (ТгОтв).

Вычислительная система работает следующим образом.

Г1осле включения питания производится обнуление всех оперативных запоминающих устройств системы, контроль вычислительных устройств 1. Затем по сигналу прерывания с входа 13 инициируется решение задач в вычислительных устройствах 1 (ЦВМ), которые начинают обращаться к оперативному запоминающему устройству 11 (ОЗУ), послав запрос и получив разрешение на захват магистрали от арбитра 7.

Одна из ЦВМ 1, захватывающая магистраль, считывает признак головной LIHM 1 из ОЗУ !1, если он есть, становится головной и проводит модификацию этого признака за этот же цикл обмена. Далее она обращается к системному оперативному запоминающему устройству (ОЗУ 5) для анализа состо5

55 яния внешней среды, в зависимости от которого формирует заявки на решение задач и заносит их в ОЗУ 11. ЦВМ 1, обратившись к ОЗУ 11 и выяснив, что она не является головной, обращается к ячейке заявок, выбирает заявку и модифицирует ячейку. Следующая из ЦВМ 1, обратившись к той же ячейке заявок ОЗУ 11, не получит той же информации и начнет решать следующую по приоритету задачу и т. д. Так обеспечивается динамическая балансировка распределения задач между ЦВМ l.

Системную информацию все ЦВМ 1 получают от системного ОЗУ 5, связанного с внешними устройствами вычислительной системы через информационный вход-выход 12.

Для хранения текущей оперативной информации в 11ВМ 1 имеются внутренние ОЗУ.

Для хранения копируемой информации используются локальные ОЗУ 2.

Запись информации i-й ЦВМ 1 в i-e локальное ОЗУ 2 производится через внешнюю магистраль. При этом все локальные ОЗУ 2 имеют одинаковый ключевой адрес, поэтому информация от любой ЦВМ 1 записывается во все локальные ОЗУ 2, таким образом во все локальные ОЗУ 2 информация копируется. При этом информация в одну из

ЦВМ 1, производящую запись, поступит только после совпадения ответов от всех локальных ОЗУ 2 на элементы И 8. Затем она, пройдя через соответствующий элемент ИЛИ

9 и простробировавшись на соответствующем элементе И !О сигналом «Обмен», поступает в соответствующую ЦВМ 1. Этим обеспечивается готовность любой из ЦБМ 1 выполнять любую задачу.

Устройство 6 модификации совместно с

ОЗУ 11 функционирует следующим образом.

По магистрали 3 адреса-данных на первый информационный вход-выход блока 14 поступает адрес. Младшие разряды адреса с его второго информационного входа-выхода поступают на регистр 5 адреса, где фиксируются передним фронтом сигнала «Обмен», поступающим из магистрали 4. Старшие ключевые разряды адреса расшифровываются дешифратором 17 и устанавливают триггер

33 блока 18 управления по сигналу «Обмен». После привязки сигнала запуска на триггере 47 к частоте генератора 50 запускается сдвиговый регистр 48. Одновременно устанавливается триггер 32, разрешая прохождение сигналов «Ввод» или «Вывод» чере элементы И 34 и 40 для формирования сигналов управления.

В режиме «Вывод информации» из ЦВМ на триггере 54 формируется импульс, который обеспечивает запись информации в ОЗУ

11. На триггере 55 формируется импульс, обеспечивающий срабатывание ОЗУ I. В

ОЗУ 11 производится 3311Hcb входных данHhlx, поступающих;.s устройства 6 модификации.

1633417

В режиме «Ввод <нформяции» из ЦВ,х1 1 сигнал выборки кристалла вырябятыв«ется дважды. Первый раз с вы(оким у ровнел! (уровнем чтения) сигня.<а

ОЗУ 11 записывяе)ся и хранится до конца обмена В регистре 28 числа и с него выдается на блок 14. Затем она с выходя сумматора

31 через мультиплексор 29 переписывается в ОЗУ !1. В зависимосги от разряда адреса блока 16 постоянной памяти имеется возмож ност ь модифицировать HffpopM« II ию следук) ш и м образом.

Б случае, когда информация не модифицируется, на информационные входы второй группы сумматора 31 выдается нус!евая инфОРМаЦИЯ, а На ПЕРВЫЕ ВХОДЫ эЛЕЧЕНтОВ

И 30 -- полная единичная информация. На выходе сумматора 3! будет <рисутствовять код регистра 2() числа. Модифик«ции и(.

В случае арифметиче(к<>й Mo<ифчкяции на первые входы элементов И 30 Bli.!яется полная единичная информация, « I I инфорМаЦИОННЫХ ВхОДаХ ПЕРВОЙ !РУППЫ С)М»ЯГОРа

31 присутствует информация, счит;)нняя В регистр 28 числа. На инфорл!ационныс Bxo;lы второй группы сумматоров 31 выдя(гся кон T3íòà в прямом чли дополнительном коде.

На Выходе сул!Чятора 31 будет модифицироВ;1 н<, ы и Ko I, KHToabl H H неп(Ilii ill(. г(Я му.<ь; Hllлексор 2!) в 0 )У 1 !.

В «лу««е логической л!«.<иф

Bxo, 1hl э.i(чеHToB И 30 вь<, 1<)к) I(и (. 1 и и I!1(i I В нужных разря <ах. Ня Выходе сух!м;ITopfl )1

ПОЯНИ Г(Я КОД, ЯВ.!Я<ОП!И!!Ся !ГЕЗ> . <ЬТЯТОМ flOразрядного л(п ического умножения с )держи»olo регистра 2?) на константу. )Тот код перс писывается В ОЗУ 11. !.читbiaaние и модификация о iпц ("гвляется за один цикл ооменя, и тя Операция не может быть ничем разделеfl«(прерия 3).

Гаким образом, иI<ôopл<ация во вс(. х,н)k;)aü ны л ОЗ У 2 копи руе I ñ Н, что позволяет, к)бой

ЦВМ I решить любую задачу с! ° мы без специальной подготовки. (>беспсчивяется динамическая балан-ировка распределения <я13Н за счет размепн HHH заявок на зада:IH и (> )У 11, из которых может быть прои.)ве)1ено считывание информации и ее»одификяция 33 oдин IfHêë.

Фар.«у.!и а;д>ды

I-f o (где 1== I,...,è ) вычислит(л ьнol <) устро йства подкл ючены соответст вен но к «д реев ному входу и h входу счигывания -го локального оперативного запоминающего усгройства, первый и второй выходы когороп> подключены соответственно к информационному входу и к входу признака наличия информации i-го вычислительного устройстВ3, информационный вход-выло l системы подключен к первому входу-выходу адресаданных системного оперативного запоминаю-!

0 <пего устройства, от«!ича)ощип(я тем, что, с цельн) упрощения организации вычислительного процесса и Отладки математического обеспечения, Оня (одержит устройство модификации, оп< ративное запоминающее устроиство, арбитр магистрали, группх из <и эл< л ентов И, элемент И и и элементов

И. !11, причем входы-выходы запроса-разрешения зяхв«та общей шины В(еx вычислите.lьныx Хстройств и вход-выход арбитра магистрали соединены между собой через

20 магистразь запроса-разрешения. информ«ционньн входы-abixo,<ы всех вычислительных устройсгв, входы-выли>ды адреса-данных всех локальных оперативных започинающих устрой TB, вfop<)й вход-вы;од адреса-данных

25 сист(. »но! о Опер )тивнОГО зяпоми наю<цеГО устройства и первый информационный входвыход устройства чодификяции соединены между собой через магистраль адреса-данных, гр<:тьи Выходы всех вычислительных усrpoéoò«. Вхо lhl запи H всеx локальных

-)0 <>ii(p;ITHBJIJ- .x ça ioчинак)щих устройств, управ.!я о(ци< Входы (истечного оперативного зяпол<инякнцего х стройствя и устройства модификации соединены чежду собой через маги(тряль упр«в.н ния, !етвертый выход I-го

Bhl J Ji(.I Hi ÐЛЬН0ГО Ч(. РОИСТВЯ IIO.(КЛЮ i(. Í h

11(рвол!у f)YO 1X I-I O э.l(. »(JJ Г«И rpX llllbl, fiblx(д которого подкл)очен к Bxoду признака получения з!)дя <и I-го вычисли гельного усTpoI!c TB;i, выли>д си(т(л!ного опер irивного запол<иняющеl о ус) poJI(тв«подклю и и к нерВы ч Входя M Вс(x э, 1<. м(. и ГОВ И.l И, пеpablH

40 выход устройсTB«модификации подключен к вторым входам Всех элементов И,1И, третий выход I-го локально; о опер«тинного запоми!<Вю,цего у(гройства подключен к I-чу

Входу элемента И. выход которого подклю45 чен к третьим Bxо.13xi всех элеMBíãîâ И, !И, выход 1-го элемента И,!!И подклк>чен к второму входу I-го элемента И, второй, третий и четвер гый выходы устройства модификациии подключены соответ TBBHHo к входу чт(ния, вхоlх записи и адресному входу

0 oii<. Рат Hallo! з;!пол)ин«юп)еГО УСTPoHoòÂ3, инфорл<аци<)нный вход-выло 1 ко) орого подк,<юч< н к информаци(гнночх входх-выходу устройства л<одификяции

2 (;истемя по п, 1, от.)и<и)ощая(-ч тел<, 55 что устройство модификации со,<ержит блок пер(дя IH;13HHblx. блок постоянной памяти, сумматор, л!ультипл(к(ор, регистр адреса, регис lp !исля. блок управления, I(!цифр«т Ор

16334!7

7 и группу элементов И, причем первый информационный вход-выход устройства подключен к первому информационному входувыходу блока передачи данных, второй информационный вход-выход которого подключен к выходу регистра числа, к первому информационному входу мультиплексора, к первым входам элементов И группы, к информационному входу регистра адреса и к входу дешифратора, выход которого подключен к входу запуска блока управления, второй информационный вход-выход устройства подключен к выходу мультиплексора и к информационному входу регистра числа, управляющий вход устройства подклк>чен к входу режима блока управления, выходы первого по седьмой которого подключены со ответственно к управляющему входу блока передачи данных, к входу записи-считывания

15 регистра адреса, к первому, второму, третьему выходам устройства, к входу записи-считывания регистра числа и к входу разрешения мультиплексора, выход регистра адреса подключен к четвертому выходу устройства и к адресному входу блока постоянной памяти, выходы первой группы которого подключены ссютветственно к вторым входам элементов И группы, выходы которых подключены к информационным входам первой группы сумматора, информационные входы второй груп и ы которого под кл ючен ы соответственно к выходам второй группы блока постоянной памяти, выход сумматора подключен к второму информационному входу мультиплексора, восьмой выхо1 блока управления подключен к входу разрешения регистра числа и к управляющему входу мультиплексора.

1633417 фиГ 2

Ре едактор Е. Папп

Составитель В. Смирнов

Заказ 6I8 ехред . Кравчук Корректор H. Король

Подписное

ВНИИПИ Гос а стае уд рственного комитета по изобретениям и открытиям при ГКНТ СССР

П о

3035, Москва, Ж 35, Раушская наб., д. 4 р изводственно-издательский комбинат «Патен, . У, . Г д. )5 ент», г. жгород, ул Гагарина. IOI