Устройство для вычисления сумм произведений

Устройство для вычисления сумм произведений

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и может быть использовано в устройствах цифровой обработ Ю ки сигналов, в частности в цифровых фильтрах. Цель изобретения - сокращение погрешности вычисления при сохранении разрядности сомножитечей. Устройство содержит регистр 1 множимого, регистр 2 множителя, умножитель 3, сумматор 4, коммутатор 5, выходной регистр 6, блок 7 управления, шину 8 данных, шину 9 коэффициентов, входы 10, 11 синхронизации множимого и множителя , входы 12, 13, 14 установки, тактирования и управления, выход 15 результата, входы 16, 17, 18 установки , тактирования и управления блока 7 и выходы 19, 20 управления и тактирования блока 7. Блок 7 управления содержит счетный триггер 21, элементы И 22, 23, элемент ИЛИ 24. 1 з.п. ф-лы, 1 ил. с (О

СОЮЗ СО8ЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК

ГОСУДАРСТ8ЕННЫЙ НОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯЫ

ПРИ fNHT СССР (21) 4334358/24 (22) 05.10 ° 87 (46) 23.03.91. Бюп. У 11 (71) Специальное конструкторско-технологическое бюро "Модуль" Винницкого политехнического института (72) А.П.Стахов, С.Л.Титов, В.П.Марценюк, Е.Н.Титова и Н.Я.Андреева (53) 681. 3 (088. 8) (56) Авторское свидетельство СССР

Ф 905814, кл. G 06 F 7/52, 1980 °

Электронная промышленность, 1986, вып. 1, с. 59-60, рис. 1. (54) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ СУММ

ПРОИЗ BEДЕ НИЙ (57) Изобретение относится к вычисли" тельной технике и может быть исполь зовано в устройствах цифровой обработ„„ЯИ„„1636 42 (51)5 G 06 F 7/544, 15/332

2 ки сигналов, в частности в цифровых фильтрах. Цель изобретения — сокращение погрешности вычисления при сохранении разрядности сомножителей. У ст— ройство содержит регистр 1 множимого, регистр 2 множителя, умножитель 3, сумматор 4, коммутатор 5, выходной регистр 6, блок 7 управления, шину 8 данных, шину 9 коэффициентов, входы

10, 11 синхронизации множимого и множителя, входы 12, 13, 14 установки, тактирования и управления, выход 15 . результата, входы 16, 17, 18 установ- . ки, тактирования и управления блока

7 и выходы 19, 20 управления и тактирования блока 7. Блок 7 управления содержит счетный триггер 21, элемен ты И 22, 23, элемент ИЛИ 24. 1 s. ë. ф-лы, 1 ил.

3 1636842 4 Изобретение относится к вычислительной технике и может быть использовано в устройствах цифровой обработки сигналов в частности в цифровых фил ьтр ах.

Цель изобретения — сокращение погрешности вычисления при сохранении разрядности сомножителей.

На чертеже изображена структурная 10 схема устройства для вычисления сумм произведений, Устройство содержит регистр 1 множимого, регистр 2 множителя, умножитель 3, сумматор 4, коммутатор 5, вы- 15 ходной регистр 6, блок 7 управления, шину 8 данных, шину 9 коэффициентов, входы 10 и 1 синхронизации соответственно множимого и множителя, .входы

12-14 со отв ет ст вени о у ст ановки, т актирования и управления устройства, выход 15 результата, входы 16-18 соответственно установки, тактирования и управления блока 7 управления и выходы 19 и 20 соответственно управле- 25 ния и тактирования блока 7 управле-. ния. Блок 7 управления содержит счетный триггер 21 первый 22 и второй

23 элементы И и элемент ИЛИ 24.

Устройство работает следующим об- О разом, Вначале каждого цикла вычисления . суммы произведений на вход 12 установки устройства поступает импульс, который обнуляет выходной регистр 6 и триггер

21. Последнее необходимо для того, . чтобы обеспечить фазировку тактовых сигналов, поступающих на тактовый вход выходного регистра 6. Затем на вход 13 тактирования устройства начинают поступать тактовые импульсы, при.40 чем их частота в два раза выше, чем тактовая частота, поступающая на входы 10 и 11 синхронизации множимого и множителя. В качестве сигналов для тактирования регистров 1 и 2 множимого и множителя при определенных условиях можно использовать сигнал с выхода 19 управления блока 7 управления.

Синхронно с кажцым вторым тактовым импульсом, поступающим на вход 13 так тирования устройства, на шины 8 и 9 данных и коэффициентов поступают из внешнего устройства слова данных и коэффициентов. Причем последовательность их поступления такова, что пер" >> выми поступают минимальный по абсолютному значению коэффициент и соответствующее ему слово данных. Последующее поступление данных и коэффициентов организуется внешним устройством так, что абсолютное значение каждого нового коэффициента больше предыдущего, но меньше последукщего. Это позволяет добиться того, что старший значащий раз ряд коэффициента располагается в. старшем разряде (не считая самого старшего знакового разряда) слова, поступающего по шине 9 коэффициентов в регистр

2 множителя.

Каждый такт вычисления, равный по длительности двум тактам сигнала, поступающего на вход 13 тактирования устройства, делится на два полутакта.

На протяжении первого полутакта, когда управляющий сигнал с выхода 19 блока 7 управления переводит коммутатор

5 в режим коммутации сигнала, поступающего на разрядные входы второй группы входов коммутатора 5 на его выход, осуществляется собственно операция умножения в умножителе 3 очередного слова данных с выхода регистра 1 множимоI го на соответствунзций ему коэффициент, поступающий с выхода регистра 2 множителя. Во время второго полутакта, когда коммутатор 5 пропускает на свой выход сигналы, поступающие на разрядные входы первой группы входов, производится суммирование произведений с вы хода умножителя 3 с уже частично накопленной суммой произведений и запись новой частично накопленной суммы произведений в выходной регистр 6.

В этом случае запись в выходной регистр 6 осуществляется тактовым импульсом, проходящим через элементы И

22 и HJM 24.

В случае, если старший значащий разряд вновь поступающего на умножение коэффициента превышает на один разряд положение старшего значащего разряда предыдущего коэффициента, то этот коэффициент все равно подается так, что его старший значащий разряд располагается в старшем значащем разряде слова на шине 9 коэффициентов, т.е. деленный на 2 по отношению к своему значению. Однако при этом на вход 14 управления устройства подается единичный потенциал, который совместно с сигналом с инверсного выхода счетного триггера 21 разрешает прохождение тактового сигнала через второй элемент И 23 и элемент ИЛИ 24 в конце первого полутакта. Так как в это время коммутатор 5 сигналом с упвочному входам блока управления, управляющий выход блока управления соединен с адресным входом коммутатора, тактовый вход блока подключен к первым входам первого и второго элементов

И и тактовому входу счетного триггера, вход установки которого соединен с ус5 163684 равляющего выхода 19 блока 7 управления переведен в режим коммутации сигнала с второй группы входов, на которую поступает результат, хранящийся в выходном регистре 6, но со сдвигом на один разряд вправо, то в выходной регистр 6 переписывается его же предыдущее значение, сдвинутое вправо на один разряд, т. е. поделенное на два.

Таким образом, производится выравнивание разрядной сетки суммы произведений по отношению к поступающему на сложение с ней нового произведения.

Если место положения старшего значащего разряда в последовательно поступающих коэффициентах остается неизменным, то на вход 14 управления устройства подается нулевой потенциал, который запрещает прохождение тактового 2Q сигнала через второй элемент И 23 в первом полутакте вычисления, поэтому информация в выходном регистре 6 остается неизменной. В конце цикла вычисления в выходном регистре 6 фор- 25 мируется искомая сумма произведений.

Учитывая, что, в частности, в цифровой фильтрации практически всегда выполняется условие различия местоположения старшего значащего разряда с рядом стоящих по абсолютной величине коэффициентах не более чем на один разряд, то использование изобре.тения практически исключает ошибку накопления в сумме произведения, Быстродействие устройства остается преж35 ним, так как время распространения сигнала через умножитель 3 всегда в несколько раз больше, чем время распространения через цепь сумматор 4— коммутатор 5 — р егис тр 6.

В случае, если результат вычисления необходим с -одинарной или двойной точностью, то при сдвиге информации в выходном регистре 6 младший

45 бит слова данных отбрасывается. синхронизации соответственно множимого и множителя устройства, выходы регистров множимого и множителя подключены к входам умножителя, выход которого подключен к первому входу сумма" тора, второй вход которого соединен с выходом выходного регистра, который является выходом устройства, а вход установки выходного регистра подключен к входу установки устройства, о тл и ч а ю щ е е с я тем, что, с целью сокращения погрешности вычисления при сохранении разрядности сомножителей, в него введен коммутатор, разрядные выходы коммут.атора соединены с соответствуницими, разрядными входами выходного регистра, разрядные выходы сумматора подключены к разрядным входам первой группы коммутатора, К" е разрядные выходы выходного регистра, кроме младшего М-го (И=Я+Э+Р, где А " р азряднос ть множи мого, D — р аз ряд нос ть множителя, P - количество расширяющих со стороны старшего разрядов, 1

2. Устройство по и. 1, о т л и ч аю щ е е с я тем, что блок управления содержит первый и второй элементы И, элемент ИЛИ и счетный триггер, причем

Фо р мул а и з о б р е т ения

1. Устройство для вычисления сумм произведений, содержащее умнож: тель, сумматор, блок управления, выходной регистр и регистры множимого и множителя, информационные входы которых подключены соответственно к шине данных и шине коэффициентов устройства, а тактовые входы подключены к входам

I тановочным входом блока„а прямой и инверсный выходы подключены к вторым входам соответственно первого и второго элементов И, выходы которых соединены с входами элемента ИЛ1, выход которого подключен к тактовому выходу блока, управляющий вход которого соединен с третьим входом второго элемента И.