Устройство для отладки программ цифровых процессоров обработки аналоговых сигналов

Устройство для отладки программ цифровых процессоров обработки аналоговых сигналов

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и может быть использовано для отладки в реальном масштабе времени цифровых программ многопроцессорных систем управления„ Цель изобретения - расширение функциональных возможностей Устройство содержит регистр ввода, аналого-цифровой преобразователь, К цифроаналоговых преобразователей, два переключателя аналоговых сигналов,модель объекта, коммутатор аналоговых сигналов , дешифратор, К регистров вывода, коммутатор, коммутирующую матрицу„ Устройство обеспечивает отладку в реальном масштабе времени параллельно работающих цифровых процессоров0 1 ил „ S (Л

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (g1)g С 06 Р 11/28

ОПИОАНИЕ ИЗОБРЕТЕНИЯ

М А BTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

flPH ГКНТ СССР (21) 4470194/24 (22) 20.06. 88 (46) 07.04.91. Бюл. ¹ 13 (71) Отдел энергетической кибернетики АН МССР (72) И.Я.Шор, А.С.Трахтенберг и А.А.Журавлев (53) 681.3(088.8) (56) Авторское свидетельство СССР № 1327112, кл. G 06 F 11/28, 1987.

Авторское свидетельство СССР № 1339570, кл. G 06 F 11/28, 1987. (54) УСТРОЙСТВО ДЛЯ ОТЛАДКИ ПРОГРАММ

ЦИФРОВЫХ ПРОЦЕССОРОВ ОБРАБОТКИ АНАЛОГОВЦХ СИГНАЛОВ (57) Изобретение относится к вычисИз о бретение относит ся к вычислительной технике и может быть использовано для отладки в реальном масштабе времени цифровых программ многопроцессорных систем управления многомерными непрерывными и непрерывно-дискретными объектами.

Целью изобретения является расширение функциональных возможностей устройства за счет обеспечения отладки в реальном масштабе времени параллельно работающих цифровых процессоров.

На чертеже изображена блок-схема устройства.

Кроме устройства 1 для отладки программ цифровых процессоров обработки аналоговых сигналов на фиг.1 изображен блок 2 программного управ"

„„SU„„1640696 А 1 лительной технике и может быть использовано для отладки в реальном масштабе времени цифровых программ многопроцессорных систем управления.

Цель изобретения — расширение функциональных возможностей. Устройство содержит регистр ввода, аналого †цифровой преобразователь, К цифроаналоговых преобразователей, два переключателя аналоговых сигналов, модель объекта, коммутатор аналоговых сигналов, дешифратор, К регистров вывода, коммутатор, коммутирующую матрицу.

Устройство обеспечивает отладку в реальном масштабе времени параллельно работающих цифровых процессоров.

1 ил. ления „Устройство 1 содержит регистр

3 ввода, К цифровых процессоров 4 обработки аналоговых сигналов, аналогией го-цифровой преобразователь 5, К циф- (В роаналоговых преобразователей б, пе- .4h реключатели 7 и 8 аналоговых сигна- 1 ) лов, модель объекта 9, коммутатор 10 (, аналоговых сигналов, дешифратор 11, (©

К регистров 12 вывода, выходы 13 реального объекта управления, коммутатор 14, выходные шины 15 — 17 соответственно данных адреса и управления устройства 1, причем шина 15 является двунаправленной, коммутирующую матрицу 18. Для пояснения работы устроиства 1 к шинам 15 — 17 подключен блок 2 программного управления, в ка" честве которого может быть использована мини- или микро-ЭВМ с соответст-, вующими кросс-системами.

1640696 4 татар 14. При этом адресное пространство, определяемой разрядностью шины

l6 адреса, играет роль управляющего разряда, в зависимости от состояния которого осуществляется работа либо дешифратора 11, либо коммутатора 14.

Оставшиеся (n-1) разрядов шины 16 адреса используются для адресации к

10 ячейкам ОЗУ процессоров 4. Таким образом, часть разрядов 1 (где 1=К) управляет коммутатором 14, подключая шину 15 .данных к шине данных i-ro процессора 4, а остальные разряды за;

15 дают адрес ячеек ОЗУ выбранного процессора 4.

На этапе подготовки аналоговой модели многомерного объекта управления производятся разработка схемы модели"

20 рования для модели объекта 9 набор

Ф схемы моделирования на операционных блоках процессора и контроль работоспособности модели при тестовых управляющих и возмуцающих воздействиях.

Исходные дифференциальные уравнения, описывающие динамику многомерного объекта управления (объекта, в котором используются .значения нескольких управляющих координат и нескольких

0 управляемых координат) вводятся в ь

b- блок 2, в который предварительно загружается система автоматизации программирования аналогового процессора. В результате работы системы автоматизации программирования получается схема набора модели и выполняется ее набор в блоке 9. Контроль работы модели объекта выполняется путем подачи тестовых сигналов на входы модели объекта 9 с блока 2 через ре40 гистры 12, ЦАП 6 и переключатели 7.

Реакция модели объекта в виде показа.телей качества процесса управления (перерегулирование, число колебаний, время установления процесса, стати45 ческая точность и т.п.) записывается в блок 2 и сравнивается со значениями, полученными экспериментально на реальном объекте. При необходимости параметры модели на блоке 9 корректируются до достижения удовлетворительного совпадения модели с объектом.

В качестве модели объекта 9, например, может быть использована аналоговая вычислительная машина АВК-32 либо аналоговый процессор АИ-41. В качестве коммутатора 10 аналоговых сигналов может быть использована БИС

К 591 КН 3. Коммутирующая матрица 18 может быть реализована на БИС К 590

КН 14, Устройство работает следующим образом.

На этапе подготовки программ для цифровых процессоров 4 обработки ана логовых сигналов производится последовательная откладка программ для каж дога цифрового процессора 4 на блоке

2 проrpаммного управленияо

Проrpамма, написанная на языке ассемблера i-ro процессора 4, вводит ся с помощью стандартных средств в блок 2 и отлаживается известным способом на программной модели в замедленном масштабе времени. Работа блока 2 осуществляется в соответствии с алгоритмом, приведенным на фиг.2.Это позволяет проверить выполнение логических условий в реализованном алгоритме управления, вывести на экран или печать содержимое внутренних бло ков процессоров 4 (ячейки ОЗУ, резул тат в АЛУ и т.д.) и результат работь отлаживаемой программы при фиксированных входных параметрах. Если i-я программа работает неправильно, то производится коррекция программы, а отлаженная таким образом программа записывается во внутреннее ППЗУпрограмм i-ro процессора 4 с помощью стандартного программатора. Процесс повторяется до отладки и записи в

ППЗУ соответствующих процессоров 4 всех К программ.

В результате выполнения этапа под готовки в 1П1ЗУ процессоров 4 загружены отлаженные в нормальном масштабе времени программы управления, а в

ОЗУ этих процессоров внесены параметры воспроизводимых на этих процес сарах законов управления (например, для П-, ПИ- и ПИД-регуляторов в качестве параметров могут служить коэффициенты усиления, постоянные времени, для оптимальных по быстродействию регуляторов — моменты времени изменения параметров и сами парамет55 ры и т.п.).

Запись параметров ОЗУ процессоров

4 производится блоком 2 через коммуПодача тестовых управляющих и возмущающих воздействий на входы модели объекта 9 из блока 2 и запись в блок

2.их значений производится таким образом, что через дешифратор 11 выби>40696

5 1F рается один из регистров 12,в который вводится по шине 15 данных необходимый код, преобразуемый с помощью ЦА11

6 в аналоговую величину, подающуюся на соответствующий вход модели 9 че— рез переключатель 7. Аналогично через дешифратор 11 выбирается коммутатор 10 аналоговых сигналов, на цифровой вход которого по шине 15 подается код, определяющий номер канала, подключаемого к АЦП 5. Затем запускается АЦП 5 сигналом от дешифратора

11. Цифровое значение аналогового сигнала считывается с регистра 3 в блок

2. При этом выбор регистра 3 также производится блоком 2 через дешифратор 11.

В результате выполнения этапа подготовки модели объекта управления на модели 9 набрана и отлажена модель динамики многомерного объекта управления в реальном масштабе времени.

На этапе откладки в реальном времени программ цифровых процессоров 4 с моделью многомерного объекта переключатели 7 по сигналу от блока 2 через дешифратор адреса переключаются в положение, при котором выходы цифровых процессоров подключаются к входам модели 9. Блок 2 осуществляет пуск аналогового процессора и всех цифровых процессоров 4 обработки аналоговых сигналов. Режим "1lуск" и другие сигналы управления блоком 9 вырабатываются блоком 2 и поступают в блок 9 по шине 15 данных при выборе блока 9 сигналом с дешифратора 11„

Возмущающие воздействия на объект управления организуются путем использования блоков тестовых напряжений, имеющихся на серийных аналоговых вычислительных машинах и управляемых с ее клавиатуры, либо переключениями в схеме моделирования, управление которыми осуществляются по шине 15 при наличии сигнала с дешифратора ll,либо подачей возмущающих воздействий с выходов коммутирующей матрицы 18.Процессоры управления наблюдаются в реальном масштабе времени на сьетолучевом многоканальном индикаторе (например, HM-789). Необходимаie процессы записываются в память блока 2,причем с целью сжатия информации в па— мяти сохраняются только показатели качества управления — значение перерегулирования переходного процесса, количество колебаний, время установ10

40 б пения процесса регулирования после момента подачи возмущения на объект.

Сравнение этих показателей с эталонными значениями или требованиями технического задания позволяют сделать вывод о качестве процессов управления. Если качество управления не удовлетворяет требованиям, то производится отладка (подстройка) параметров в программах управления, записанных в процессоры 4. Блок 2 пере— водит блоки 9 и 4 в режим "Останов".

Из блока 2 программного управления на коммутатор 14 задается адрес ячеек

ОЗУ выбранного процессора 4. 1!од управлением сигналов с шины 17 управ— пения производится последовательный ввод параметров в процессор 4. После ввода новых параметров в ОЗУ процессоров 4 повторяется моделирование процессов управления и их оценка до удовлетворительного исхода. В противном случае процесс откладки повторяется сначала, например вносятся изменения в алгоритм и программу управления одного или нескольких процессоров 4.

11редлагаемое устройство позволяет отлаживать программы управления, записанные на цифровых процессорах 4 обработки сигналов и в более сложном случае, когда сам объект управления является непрерывно-дискретным. В этом случае аналого-цифровая модель объекта управления реализуется на модели объекта 9, блоке 2 программного управления и средствах преобразования и обмена информацией между ними, т,е. блоках 5, 10 3, 12, 6, 18. Коммутирующая матрица 18 при этом обеспечивает передачу данных из блока 2 после преобразования их ЦА11 6. В том случае, когда идет процесс откладки в реальном масштабе времени, переключатели 7 отключают выходы ЦАП 6 от входов модели объекта 9.

На этапе откладки программы процессоров 4 с реальным объектом управления переключатели 8 подключают выходы реального объекта к входам процессоров 4. Отладки программ и подстройки параметров в программных процессорах 4 на этом этапе аналогичны предыдущему этапу.

Таким образом, в предложенном устройстве для отладки программ цифровых процессоров обработки аналоговых сигналов обеспечивается расширение! 64()6<1.6 класса решаемых задач за счет отладки в реальном масштабе программ многопроцессорной системы управления.

Отладка может проводиться в аналого5 вой либо аналого-цифровой модели многосвязного объекта управления. Такой режим отладки позволяет Гладить в реальном масштабе времени программы

К процессоров обработки аналоговых сигналов В случае многомерного объекта управления, в котором изменение каждого из уllpавляющих воздействий вызывает изменение Ряда управляемых величин, т.е. отладка управляющих 5 процессоров 4 в системе управления должна производиться одновременно (параллельно), а не друг за другом.

Введение модели объекта 9 позволяет расширить границы воспроизведения ре- 20 жима реального времени на случай от— ладки цифровых многопроцессорных систем управления многомерными объектами. Кроме того, в устройстве, благодаря применению коммутатора 14, воз25 можно автоматическое изменение по программе блока 2 параметров каждого из I<, каналов цифрового управления, что облегчает процесс отладки и настройки параметро(3 ци<(>ровых систем 30 управления, находящихся в процессорах

4. !Iредложенный режим отладки прогpGMM процессоров с аналоговой (аналого-цифровой) моделью позволяет сократить число ВыездОВ к месту реальной эксплуатации многопроцессорной системы управления и уменьшить объем дорогостоящих натурных испытаний,особенно в сложных и аварийных режимах.

Формул а изобретения

Устройство для отладки программ цифровых процессоров обработки аналогОвых сигналов, содержашее пеРВый пе- 45 реключатель аналоговых сигналов, аналого-цифровой преобразователь, первый цифр о аналоговый пр ео бр аз о ватель, первый и второй регистры, причем первый вход устройства для подключения к первому выходу реального объекта управления соединен с первым входом первоro перекпкчателя аналоговых сигналов, выход аналого †цифрово преобразователя сое((инен с информационным входом первого Регистра, выход котоРОГО через г(вухстороннюю магистраль соединен с информационным входом втоРОГО РВГистРар ВыхОД кот013ОГО сОеди нен с входом первого цифроаналоговогo преобразователя, о т JI и ч а ю— щ е е с я тем, что, с целью расширения функциональных возможностей устройства за счет обеспечения отладки

В реальном масштабе времени К программ параллельно работающ<их процессоров, в него введены модель объекта, К-1 переключателей аналоговых сигналов. коммутатор, группа из К переключателей аналоговых сигналон, К-1 цифроаналоговых преобразователей, коммутирующая матрица, группа из К-1 регистров, дешифратор и коммутатор анапоговых сигналов, и-й выход объекта реального управления (n — э 2, К) соединен с первым информационным входом соответствующего переключателя аналоговых сигналов группы, выход > -A переменной модели объекта (i †- !, К) соединен с соот— ветствующим информационным входом коммутатора аналоговых сигналов и с вторым информационным входом переключателя аналоговых сигналов, выход коммутатора аналоговых сигналов соединен с входом аналого-цифрового пре— образователя, информационный вход устройства через двухстороннюю магистраль соединен с управляющими входами модели объекта, коммутатора аналоговых сигналов, информационными входами I(-1 регистров группы, входами управления коммутирующ<ей матрицы и информационными входами коммутатора, адресный вход устройства для подключения к адресным входам цифровых процессоров обработки аналоговых сигналов соединен с управляющим входом коммутатора, с входом денифратора, с первого по шестой выходы которого соединены со стробирующ<ими входами соответственно первого регистра, аналого-цифрового преобразователя, коммутирующей матрицы, коммутатора аналоговых сигналов и моделью объекта, каждый i-й выход первой, второй и третьей групп выходов денифратора соединен с входом стробирования соответственно 1 го аналогового переключателя первой группы, 1-го аналогового переключателя второй группы и

i-го регистра группы, старший разряд адресного входа устройства соединен с управляющим входом коммутатора, информационные Выходы которого являются выходами устрг йства для подключения к информацио.п<ым входам соответствую1640696

ШУ

Составитель И. Сигалов

Техред С,Мигунова Корректор Т.Малец

Редактор А.Мотыль

Заказ 1017 Тираж 417 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101 щих цифровых процессоров обработки аналоговых сигналов, управляющие входы устройства соединены с управлякщими входами цифровых процессоров обработки аналоговых сигналов, анало5 говый вход 1-го цифрового процессора обработки аналоговых сигналов соединен с выходом соответствующего переключателя аналоговых сигналов, ана- 10 логовый выход i-ro цифрового процессора обработки аналоговых сигналов соедииен с первым входом соответствующего переключателя аналоговых сигналов дополнительной группы, выход

n-ro регистра соединен с соответствующим входом цифроаналогового преобразователя, выход каждого д-ro цифроаналогового преобразователя соединен с вторым входом соответствующего аналогового переключателя группы и соответствующим входом коммутирующей матрицы, выходы аналоговых переключателей группы и коммутирующей матрицы соединены с аналоговыми входами модели объекта.