Всесоюсллл , hatwiitiio - <3>& iтг;:;и(«{?сг:! |•^u'ieka i

Всесоюсллл , hatwiitiio - <3>& iтг;:;и(«{?сг:! |•^u'ieka i

Иллюстрации

Показать все

Реферат

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВЙДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик

Кл. 42гп, 14юз

42tI, 10

Зависимое от авт. свидетельства №

Заявлено 21.XII.1962 (¹ 809453/26-24) .ЧПК G 061

G 06

Приоритет

Государственный комитет по делам изобретений и открытий СССР

Опубликовано 13Х111.1964. Бюллетень ¹ 15

Дата опубликования описания 14.Х.1964

УДК

Автор изобретения

В. А. Паршинский

Заявитель

НЕПРЕРЫВНЫЙ ЦИФРОВОЙ ИНТЕГРАТОР

Подписная группа Л 145 с присоединением заявки ¹

Известные непрерывные цифровые интеграторы, выполненные на ферротранзнсторпых элементах, содержат регистр подыптегральной функции, делитель частоты и кольцевой сдвигающий регистр, обеспечивающий син- 5 хропизацию работы устройства.

Предлагаемый цифровой интегратор отличается от известных тем, что он содержн1 матричпо-диагонально расположенные триггеры, соединенные с регистром подынтсг- 10 ральной функции li делителем частоты. Такое выполнение устройства позволяет повысить его быстродействие.

На чертеже изображена функциональная схема непрерывного цифрового интегратора. 15

Основная часть интегратора содержит к матрично-диагонально расположенных дшгамических триггеров (к — ч нсло двончны х разрядов регистра поды нтегральной функции), состоящих нз ферротранзнсторных яче- 20 ек 1 н 2 и статических трнггерог 3. Регистром подьштегральной функции является рсверсивный двоичный счетчик, состоящий нз к последовательно соединенных друг с другом ферротранзисторных статических триггеров А 25

Поступающая на вход счетчика информация в виде единичных импульсов фиксируется в нем в виде нормального двоичного кода.

Счетчик управляется с помощью логических элементов 4 «И». Переключение с одного ре- 30 жима работы (суммнрования) на другой (вычитание) производится посредством триггера

5, собранного по обычной полупроводниковой схеме на транзисторах. Коллекторный ток этих транзисторов подмагннчивает ферротранзисторные ячейки логических элементог

«И». Подмагничнванпе является необходимым условием работы устройства. На вход динамических триггеров (днагональный ряд ферротранзисторных ячеек) поступают тактовые импульсы от делителя частоты, состоя щего из к триггеров 6. Синхронизация работы всего устройства производится с помощью кольцевого сдвигающего регистра, собранного на транзисторных ячеш ах 7, который управляется двухтактным генератором 8 импу льсов.

Перед началом работы интегратора соответствующие ферротранзнсторные ячейки устанавливают в пулевое состояние, подавая импульсы на клеммы «О», Затем в регистр подынтегральной функции, собранный на триггерах 3, вводится параллельным двоичным кодом начальное значение подынтегральной функции (клеммы «О», «1»). При этом единица записывается в соответствующие ячейки динамических триггеров.

Первая слева ячейка 1 сдвигающего регистра устанавливается в единичное состояние (клемма «1»). С запуском двухтактного гене164487

Сосзавитсль М. Грибова

Корректор Т. В. Муллина

Рсдактор П. Шлаин Техред Т, П. Курилко

Заказ 2362/1! Тираж 600 Формат бум. 60/90>/8 Объем 0,16 изд. л. Цена 5 коп.

ЦНИИПИ Государственного комитета по делам изобретений и открытий СССР

Москва, Центр, пр. Серова, д. 4

Типография, пр. Сапунова, 2 ратора 8 интегратор начинает свою работу, протекающую в три такта.

B первый такт и< импульс поступает на вход приращения Лх независимой переменной (клемма Лх). Пересчетные импульсы делителя частоты, возникающие при переходе его триггеров б из нулевого состояния в единичное, считывают информацию с соответствующих ячеек, и на выходе интегратора образуется кодовый импульс приращения ЛХ интеграла. Во второй такт и> происходит перезапись «1» в ячейки, что соответствует восстановлению первоначальной кодовой комбинации, В третий такт пз на вход интегратора поступат импульс, соответствующий приращению Лу подынтегральной функции (клемма Лу). Знак приращения фиксируется триггером 5. Во второй и третий такты кодовых импульсов на выходе интегратора не образуется. Частота выходных импульсов hz устройства не зависит от числа его разрядов.

Кодовые импульсы приращения подынтегральной функции могут поступать на вход интегратора с частотой, равной одной трети тактовой частоты.

Предмет изобретения

Непрерывный цифровой интегратор, выпол10 пенный на ферротранзисторных элементах, содержащий регистр подынтегральной функции, делитель частоты и кольцевой сдвигающий регистр, обеспечивающий синхронизацию работы устройства, отличающийся тем, 15 что, с целью повышения быстродействия интегрирования, он содержит матрично-диагонально расположенные триггеры, соединенные с регистром подынтегральной функции и делителем частоты,