Коммутационное устройство

Коммутационное устройство

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике связи и может быть использовано при разработке и конструировании коммутационных систем . Пелью изобретения является повышение быстродействия в режиме настройки ветвягцихся связей за счет параллельной настройки матричного коммутатора , Устройство содержит матричный коммутатор 1, состоящий из К«М коммутаторов 2, объединенных в N блоков 3 коммутации по М коммутаторов

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК

„. Я0 „,Л 6459бо (g1) g Г 06 F 15/16

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И OTHPbfTHRM

ПРИ ГКНТ СССР (21) 4674519/24 (22) 06,04.89 (46) 30.04.91. Бюп. Р 16 (71) Научно-исследовательский институт многопроцессорных вычислительных систем при Таганрогском радиотехническом институте им. В.Р. Калмыкова (72) В.P. Бартини и С.А. Сивцов (53) 681.325(088.8) (56) Авторское свидетельство СССР

1246109, кл. Г 06 F 15/16, 1986.

Авторское свидетельство СССР

И - 1387006, кл. С 06 F 15/ 16, 1988, 2 (54) КОММУТАЦИОННОЕ УСТРОРСТВО (57) Изобретение относится к вычислительной технике связи и может быть использовано при разработке и конструировании коммутационных систем. 11ельв изобретения является повышение быстродействия в режиме настройки ветвящихся связей sa счет параллельной настройки матричного коммутатора. Устройство содержит матричный коммутатор 1, состоящий из Л М коммутаторов 2, объединенных в N блоков 3 коммутации по И коммутаторов

1645963

2 в каждом блоке 3 коммутации, группу дешифраторов 4, N блоков 5 памяти, группу элементов И 6, группу элементов ИЛИ 7, первый и второй элементы

И 8 9, элемент ИЛИ 10, первый и второй дешифраторы 11, 12, мультиплексор 13, элемент HF. 14, блок 15 управления. Устройство имеет группу

Изобретение относится к вычислительной технике связи и может быть использовано при разработке и конструировании коммутационных систем.

Пель изобретения — повышение быстродействия в режиме настройки ветвящихся связей эа счет параллельной настройки матричного коммутатора.

На Аиг. 1 представлено коммутационное устройство; на фиг. 2 блок управления, Коммутационное устройство содержит матричный коммутатор 1, включающий в себя N ° N коммутаторов 2, объединенных в М блоков 3 по И коммутаторов коммутации в каждом, группу дешифраторов 4, N блоков 5 памяти, группу элементов И 6, группу элементов ИЛИ 7, первый 8 и второй

9 элементы И, элемент ИЛИ 10, первый

11 и второй 12 дешифраторы, мультиплексор 13, элемент HE 14 и блок 15 управления

Устройство имеет группу информационных входов 16, группу информационных выходов 17, адресный вход

18, вход 19 второго адреса, вход 20 первого адреса, тактовый вход 21, вход 22 пуска, выход 23 готовности, вход 24 режима и установочный вход

25.

Блок 15 управления содержит счетчик 26, первый 27 и второй 28 триггеры, первый 29, второй 30, третий

31 и четвертый И 32 элементы, элемент ИЛИ-HF. 33 и элемент ИЛИ 34.

Предлагаемое коммутационное устройство работает в четырех режимах: Подготовка, Загрузка, Настройка и "Обмен".

В режиме "Ilopãîòîâêà приводятся в исходные состояния блоки 5 памяти.

В режиме "Загрузка" в блоке 5 памяти загружается программа коммутации, В режиме "Настройка" программа комму15

55 информационных входов 16, группу информационных вьмодов 17, адресный вход 18, вход 19 второго адреса, вход 20 первого адреса, тактовый вход 21, вход 22 пуска, выход 23 готонности, вход 24 режима, установочный вход 25, 1 з.п. ф-лы, 2 ил . тации загружается в матричныи коммутатор 1, что обеспечивает установление требуемьм коммутационных связей, По окончании режима "Настройка" устройство готово к работе в режиме

ttу. II

Обмен, в котором осуществляется передача информации через матричный коммутатор 1 с входов 1 6 на вьмоды

17.

Коммутационное устройство работает следующим образом.

Импульсом начальной установки, поступающим на вход 25, приводятся в исходные состояния триггеры 27 и 28 и счетчик 26. Выбор режима работы коммутационного устройства осуществляется кодом, поступающим на вход

24. При работе в режиме "Подготовка" на первом выходе дешифратора 12 Аормируется логический сигнал высокого уровня, что обеспечивает работу блоков 5 памяти в режиме записи воздействием на управляющие входы второй группы через элемент ИЛИ 10 и управление записью информации в блоки 5 памяти посредством воздействия на управляющие входы первой группы стробирующих импульсов с вьмода блока управления А 4 через элемент И 9 и элементы ИЛИ 7, кроме того, на информационные входы группы блоков 5 памяти поступает логический сигнал низкого уровня с выхода элемента

HE 14, что обеспечивает идентификацию всей записываемой в блок 5 памяти информации как недействительной, т.е. фактически эмулируется процедура очистки памяти. Выбор подготавливаемой (очищаемой) области памяти осуществляется по адресу, который поступает на вход 18 устройства и Аактически определяет номер Арагмента программы коммутации. После выполнения указанных процедур импульсом "Пуск", поступающим на вход 2? коммутационного

1645963 устройства, Осуществляется запуск режима "Подготовка . При этом на выходе триггера 27 устанавливается лог ческий сигнал высокого уровня, котоpbw открывает элемент И 31. Тактовые импульсы, поступающие на вход ?1 ком мутационного устройства, через открытый элемент И 31 воздействуют на синхрониэирующий вход счетчика 26, что обеспечивает формирование адреса, который поступает через мультиплексо

13 на адресные входы блока 5 памяти и на второй вход элемента И 9, что обеспечивает поступление импульсов управления записью через элементы

ИЛИ 7 I!à управляющие входы первой группы блоков 5 памяти. При появлении на выходе переноса счетчика 26 лсгического сигнала высокого уров««я, который через открытый элемент И ?9 и элемент ИЛИ-IIF, 32 поступае- на синхрониэирующий вход триггеров 27 и

28, формирование тактовых импульсов и соответству2««щих адресных кодов блоком 15 управления прекращается.

При этом на выходе триггера 27 устанавливается логический сигнал низкого уров «я, к<;торый запрещает работу элемента И 31, а на выходе триггера

28 устана33г«1«нается логический сигнал высокого уровня, который поступает на выход 23 устройства и может быть яде! тифицирова:.1 внешним устро .OTBQM

KQK признак -отовности коммутацион, с1 о устройства к дальнеишей работе.

« оянление приэнака готовности на выходе 23 устройства при работе н режи-!! 11 ме Подготовка определяет, что об«ласть памяти,соответствующая вибраннолу фрагменту программы коммутации, очищена. Работа предлагаемого коммутационного устройства в режиме подготовки к загрузке «2«рагл«ента программы коммутации на этом завершается.

При работе в режиме "Загрузка" на вход 24 устройства подается соответствующий код, что обеспечивает появление на втором выходе дешифра-ора 12 логического сигнала высокого уровня, которь231 открывает элемент

И 30, обеспечинает работу блоков 5 памяти в режил е записи и переключает направление мультиплексора 13. На входе 18 устанавливается адрес области памяти, в которую загружается фрагмент программы коммутации, на входе 20 устанавливается адрес входа матричного

-комл2утатора, а на входе 19 — адрес

1 Ь ХО :3 р11 1НОГЕ КОММ с 1 с (са ПОЕЛО «:.rО 1«л««!у32ьс "Пуск c L.: Ода пускается блск,5 у1«132«1«,le««и . «ii:1

5 этсм на ньг Оде триггер,« . . у::"аиавливается логи Te,".êè« . с .гнал г .:.-кoro уровня oTopbDT Откр«!пает э! «ме«1т 11 31

Тактовь«31 им33ульс с 13ых Ода 33«смента

И 3 1 стробирует девлфратор 11., с сооТ» нетстнующего ныхода ксторого импульс через соответствую«сэ2Й элемент 1!3П1 7

P поступает Ha i-й у11,",авля«с«ги«1 вход

ГруППЫ ПЕрнОй rpóÏÏÜ: СоотвС-.тс Г«ушщЕГО

i-ro блока 5 паль«ти. .ро1-е -ого, указаннь«й угравляюш «й импульс задн« фрОН2С . И.«нрЕМЕНтнруС.; Содс-.рж1и-ае счетчика 26 и, проход.-«через эгс спить!

И 30 1 ИЛИ-Hr. 3 .:Отан;свл11вае:-. ««а

ХодЕ 1 р!1ГГЕра 27 ;! Ис "СК111! С11 ««F. .! низкого уповня, «сот, р«2««зекрь«ь«а элемент И 31, а на ньс Оде тр1«ггера

28 — логический сигнал высокого уровня > «:ОтО1эь«й > пОс Г рТТ;3 Я 1«а 13blx ОД устройства, индицирует готовносrb

25 к загРУэке аДРеса слеД чс11ЦО1; То1. коммутации. На входах 19 и 21> ycòooITСтва УСтаиаВЛИнаЕтС«2 ОДРС« С.I©,",TIIÅй

СВЯЗИ И ПРОЦЕДУРа ЗаГРУЗКИ !зоне(3«С .;— ляется импульсом с I-«x« Ä 22 ус.тройства. После завершения загрузки адресной и««формаци,-. с; Leåx сн«2зях вь. ранл«ого фрагмент«2,«рпграл«л«ы 1..ол«л«утации на входе 18 устро сти уст .!наливается номер следукщегл фр «гмен«а программы ком2«утаци12, после че о про35 цедуры подготовки и загрузки "Io. ут продолжаться.

При работе устройс«нз н режиме

"Настройки" на вход ?4.устройства подается соответствующий код, что обеспечивает появление на третьем вь«хеде дешифратора 12 логического сигнала высокого уровня, которь1й открывает элементы И 8 и 32 и, проходя через элементы ИЛИ 7, выбирает все блоки 5 паяти. При налич1п1 логического сигнала высокого уровня на выходе 23 устройства процедура настройки коммутационного устроиства начинается 1мпульсом пОс тупиншим на вход 22 устройства. При этом тактовые импульсы и коды адресов формируются в блоке 15 управления элементом И 31 и счетчиком 26 аналогично

55 режиму Подготовка". С выхода А блока 15 управления адресные коды, представляющие собой адреса выходов блоков 3 коммутации, поступают на адресные входы втсрой группы матрич1645963 ного коммутатора 1 и далее через вторые адресные входы блоков 3 коммутации — на вторые адресные входы коммутаторов 2. Кроме того, указанные адресные коды через мультиплексор 13 поступают на адресные входы блоков 5 памяти, на адресные входы первой группы которых с входа 18 устройства подается адрес, соответст- 1ð вующий настраиваемому фрагменту программы коммутации.

Блоки 5 памяти приведены в режим чтения логическим сигналом низкого уровня, сформированным элементом

ИЛИ 10. По каждому из адресных кодов, сформированных блоком 15 управления, из блоков ь памяти выбирается информация об адресе входа коммутатора и признак достоверности выбран- 2О ной информации, причем на первых выходах блоков 5 памяти формируется признак достоверности выбранной информации, на вторьм выходах блоков 5 памяти — адреса входов коммутаторов

2, выбранньм соответствующими дешифраторами 4 по адресным кодам, сформированным на третьих выходах соответствующих блоков 5 памяти, Лри наличии логического сигнала высокого уровня на первых выходах (признака достоверности) блоков 5 памяти, определяющего достоверность вь1бранной информации, соответствующие подключенные к ним элементы.И 6 открывают- 35 ся и пропускают тактовый импульс, сформированный блоком 15 управления, который, поступая на первые управляющие входы коммутаторов 2, стробирует установление связи в узлах 2 коммута- 40 ции. Если считываемая из какого-либо из блоков 5 памяти информация сопровождается значением признака, соответствующим недостоверности информации, связь в соответствующем блоке 3

45 коммутации не устанавливается. Лосле этого задним фронтом указанный импульс инкрементирует счетчик 26 и процедура установления следующих связей осуществляется аналогично. При выполнении n-ro такта настройки коммутатора на выходе переноса счетчика 26 формируется логический сигнал высокого уровня, который проходит через открытый элемент И 32 и элемент ИЛИ-НЕ

33 и своим задним фронтом устаиавли55 вает на вьмоде триггера 27 логичес- кий сигнал низкого уровйя, который закрывает элемент И 31 и, кроме того, устанавливает на выходе триггера 28 логический сигнал высокого уровня, который, поступая на вьмод ?3, устанавливает готовность коммутационного устройства к обмену либо к выполнению дальнейших процедур подготовки, saгрузки или настройки..

Формула изобретения

1. Коммутационное устройство, содержащее матричный коммутатор, группу дешифраторов, N блоков памяти, причем информационные входы группы и информационные входы матричного коммутатора соединены с информационными группами входов и выходов устройства соответственно, о т л и— ч а ю щ е е с я тем, что, с целью повышения быстродействия в режиме настройки ветвящихся связей за счет параллельной настройки матричного коммутатора, в него введены группа элементов И, группа элементов ИЛИ, первый и второй элементы И, элемент

ИЛИ, первый и второй дешифраторы, мультиплексор, элемент НЕ, блок управления, причем i-й вход (где i"1, N — количества информационных входов группы, группы тактовых входов матричного коммутатора подключен к выходу i-го элемента И (где И) группы, первые входы группы элементов И группы объединены и подклкяены к выходу первого элемента И, а вторые входы элементов И группы соединены с первыми выходами соответствующих блоков памяти, вторые выходы которых подключены к соответствующим адресным входам первой группы матричного коммутатора, управляющие входы группы которого соединены с выходами дешнфраторов группы, входь1 которых подключены соответственно к третьим выходам блоков памяти, входы адреса программы которых объединены и подключены к адресному входу устройства, адресные входы блоков памяти объединены и подключены к выходу мультиплексора, первый информационный вход которого соединен с адреснычи входами второй группы матричного коммутатора и подклкяен к первому выходу блока управления, второй информационный вход мультиплексора подключен к информационному входу первого дешифратора и входу второго адреса устройства, вход первого.адреса устройства соединен с информа1645963

in ционными входами первой группы блоков памяти, информа)в!онные входы второй группы которых подключены к выходу эле.:)ента НГ, соединенног > нхо5 дом с первым входом нторого элемента

И, первым и",одом элемента ИЛИ и входом сброса блока управления, подключенного к первому выходу второго деШИфРатОРа, BXOP КОтОРОгО СОЕДИНЕН С входом режима устройства, второй выход. второго дешифратора соединен с управляющим входом мультиплексора и нторым входом элемента ИЛИ и подключен к входу управления записью блока 15 управления, третий выход второго дешифратора соединен с управляющим входом блока управления, первым входом первого элемента И и подкл) - ен к первым входам i-x элементов ИЛИ 2р группы, второй вход первого эгемента

V соединен с управляющим входом первого дешифратора и вторым входом второго элемента И и подключен к ВТорому вьиоду блока управления, третий выход которого соединен с выходом готовности устройства, установочный вход блока у-правлен)-;я подключен к устанэночному входу устройства, тактовы)! вход которого соединен с так- 30 тоным входом блока управления, вход пуска блока угравления подключен к входу пуска vcгройстна, вьt.од второгс элен)е))та И соединен с вторн).)и входами i-х элементов ИЛИ группы, третьи входы KoTop))x подключены к со;.тветствующим выодам первого дешифратора, а выходы элементов ИЛИ групгы соединены с первыми управляющими входами блоков памяти, вторые управляющие входы которых объединены и подключены к выходу элемента ИЛИ, кроме того, матричный коммутатор состоит из N блоков коммутации (N — количество информационных выходов группы матрич- ного коммутатора), а кажды!) блок коммутации содержит М коммутаторов ())— количество информационных входов rpynl1bl матричного коммутатора), причем

j íûå ин)))ормационные входы (rI)e

j=1,>f) группы матричного коммутатора

ЛОДКЛЮЧЕНЫ К 1-М ))Нд;С, )1 IB; . )Ib)M ВХСдам (где j = 1,)1) группы б;и ков коммутации матричного коммутатора и соединены с информационными входами коммутаторов блоков коммутации матричноо коммутатора, выходы коммутаторов

i-го блока комму ации объединены и лодкгючены к информа) )онныл! выходам

l-го блока коммута)в и и сседнн ны с

:-м ))нфг р))а .)ионным BI)))одом (где

i=1, N) ).)уг!)ы матричного коммута гор..., адресные входы первой rpy llb) ) оторого г.одключенм к г)ервым адрес",ым входам всех блоков коммута)в)и матричного коммутатора и соединены с первыми адресными входами всех коммутаторов каждого блока коммутации матричного коммутатора, вторые адресные входы всех коммутаторов подключены к вторым адресным входам каждого блока коммутации и соединены с адресными входами второй группы матричного коммутатора, тактовые входы группы

t nTo!.oI з подключены к соответствующим первым утравляющим входам всех б))окон коммутации матричного ком:)утатара и соединены с первыми управля)))))ми входами всех коммутаторов каждого блока коммутации матричного ко))мутатора, вторые управляющие входы всех коммутаторов подключены к соответствующим вторым управляющим входам каждого блока коммутации матричного коммутатора и соединены с управляющими входами группы матричного коммутатора.

2. Устройство по и. 1, о т л и - ч а ю щ е е с я тем, что, блок управления содержит счетчик, первый и второй триггеры, первы), второй, третий и четвертый элементы И, ."-лемснт ИЛИ и элемент ИЛИ-НЕ, причем установочный вход блок; управления соединен с входом установки в "О" первого триггера, входом установки вс )r в t второго триггера,,первым входом элемента ИЛИ и у тановочным входом счетчика, информационный выход которого подключен к первому выходу блока управления, а выход переноса соединен с первым входом первого элемента И, второй вход которого подключен к входу управления записью блэка управления, а выход соединен с первым входом элемента ИЛИ-HF. второй вход которого подключен к выходу второго элемента И, а третий вход соединен с выходом третьего элемента И, подключенного первым входом к входу сброса б.пока управления, второй вход третьего элемента И соединен с синхронизирующнм входом счетчика и первым входом второго элемента И и подключен к второму выходу блока управления ч выходу четвертого элемента И, первый вход которого

1645963

ФОЕ 2

Составитель Г. Смирнова

Техред Л,Олийнык

Корректор Н. Король

Редактор Л. Пчолинская

3аказ 1351 Тира к 414 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г.ужгород, ул, Гагарина, 101 соединен с тактовым входом блока управления, а второй вход подключен к выходу первого триггера, вход установки в " 1" которого соединен с вторым входом элемента ИЛИ и подключен к входу пуска блока управления, информационный вход первого триггера соединен с нулевым входом устройства, а синхронизирующий вход соединен с выходом элемента ИЛ -HF. и подключен

В к синхронизирующему входу второго

l триггера, информационный вход которого соединен с единичным входом устрой5 ства, вход установки в "0" второго триггера подключен к выходу элемента

ИЛИ, а выход соединен с третьим выходом блока управления, управляющий вход которого подключен к второму входу второго элемента И.