1651299 - Устройство параллельной обработки видеоинформации

Устройство параллельной обработки видеоинформации

Иллюстрации

Показать все

Реферат

Изобретение относится к вычнслительной технике, позволяет выполнять операции цифровой двумерной свертки и скользящего выравнивания гистограммы над двумерными цифровыми полями (в частности, изображениями) и может быть использовано при построении специализированных вычислительных систем, функционирующих в реальном масштабе времени. Целью изобретения явлтется повышение производительности устройства путем полного распараллеливания вычислительного процесса. Для этого каждая кэ k групп устройства содержит (2L-H) вычислительных блоков , в каждом из которых основными являются умножитель и сумматор. 4 ил. Ј5 ®

80„„ДЩ 29 (S1)S 6 06 Р 15/66

ОПИСАНИЕ ИЗОБРЕТЕНИ

Й АВ ГОРСЙОМЪ СВИДЕТЕЛЬСТВУ

gpr,<-.Я j здрав 1

Б11БЛИ

° °

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОВРЕТЕНИЯМ И ОТНР1 1ТИЯМ

1 1РИ Т СССР

: (21) 4650065/24 (22) 13.02,89 (46) 23.05.91. Бюл. Б - 19 (71) Киевский политехнический институт им. 50-летия Великой Октябрьской социалистической революции (72) Д.Гретковски (PL), Ю.С.Каневский, Л.Е.Мицкевич и Н.Е.Пилипчатин (SU) (53) 681.325(088.8) (56) Авторское свидетельство СССР

Р 1262527, кл. G 06 Р 15/66, 1984. (54) УСТРОЙСТВО ПАРАЛЛЕЛЬНОЙ ОБРАБОТКИ ВИДЕОИНФОРМАЦИИ (57) Изобретение относится к вычйслиИзобретение относится к вычислительной технике, позволяет выполнять операции цифровой двумерной свертки (ЦДС) и скользящего выравнивания гистограмм {СВГ) над двумерными цифровыми полями (в частности, иэображениями) и может быть использовано при построении специализированных вычислительных систем, функционирующих в реальном масштабе времени.

Целью изобретения является повыпение производительности устройства.

На фиг.i и 2 изображена общая функциональная схема устройства; на фиг.3 вЂ” функциональная схема арифме" тического блока; на фиг.4 вЂ” функциональная схема блока управления.

Устройство параллельной обработки видеоинформации содержит входной коммутатор 1, первую 2 и вторую 3

2 тельной технике позволяет выполнять операции цифровой двумернсй свертки и скользящего выравнивания гистогра вы над двумерными цифровыми полями (в частности, изображениями) и может быть использовано при построении специализированных вычислительных систем, функционирующих в реальном масштабе времени. Целью изобретения является повышение производительности устройства путем полного распараллеливания вычислительного процесса. Для этого каждая из k групп устройства содержит (2L+l) вычислительных блоков, в каждом иэ которых основными являются уиножитель и сумматор. 4 кл. а

8 динки задержек, 2К+1 гругпа по 2Ь+1 вычислительных блоков 4.1.1; 4 ° 1.2, 4.1.2L+1, 4 ° 2.1, 4.2.2,,...,4.2.2L+l, 4 ° 2К+1,4.2К+1.2,...,4.2К+1,2Ь+1, блок 5 управления. Каждый 1-й вычислительный блок k-й группы 41.,1 содержит первый коммутатор б.k.1, входной регистр 7.k.1, триггер 8.k ° 1, втор9й коммутатор 9.k.1, умножитель 10.k.1 и арифметический блок ll.k.1. Каждый арифметический блок ll.k.1 содержит. сумматор 12.k ° 1, первый 13,k.1, и второй 14.k.1 коммутаторы, ключ

15 k.1, счетчик 16 Е.1, регистр

17.k.1 результата, первый 18.k.1 и второй 19.k.1 информационные входы и выход 20.k-1, Устройство имеет также первый 21 и второй 22 информационные входы, информационный вы-. хоц 23, вход 24 задания режима рабо1651299 ты, вход 25 начальной установки и вход 26 последовательности синхроимпульсов.

Блок управления содержит группу выходов 27"30 выход 31, который является управляющим выходом устройства, группу выходов 32-35, блок 36 микропрограммного управления, блок 37 памяти микропрограмм, регистр 38 мик- 10 рокоманды, первый 39, второй 40, третий 41 и четвертый 42 дешифраторы, первую 43 и вторую 44 группы элементов ИЛИ.

Устройство работает следующим образом.

Скользящее выравнивание гистограммы распределения значений цифрового сигнала состоит в том, что каждое значение цифрового сигнала х(п,m) входного массива отсчетов X(N,М) преобразуется по гистограмме н„„)(с), построенной по некоторой окрестности сигнала х(п,m) (участка изображения),состоящ(его из G элементов, в соответст- 25 вии с формулой

X(n, K))) у (п,m) P „(ñ) . (1)

+ 1 а со

Формулу (1) с учетом прямоугольности участка изображения, состоящего из

С =,(2К+1) (2L+1) отсчетов, по которому оценивается гистограмма 221„, можно заменить формулой

2k<(2I,+( у (n m) вЂ” - вЂ” вЂ” вЂ” вЂ” вЂ” вЂ” вЂ” o Lx(n(2K+1) (2L+! ) „, „ L (-k+k-l,т-Ье1-1)с х(л,т)), (2) где и = К+1, N-K; m = L+I, М-L;

10, если а) Ь;

Ге Ь) fl, если е сЬ1 у ((п,m) вЂ” нормированный результат преобразования.

Устройство параллельной обработки

Видеоинформации вычисляет ненормированный результат СВГ согласно формуле

2 "+(24+( у{n,m) = X + gfx(n-K+k-1, ш-L+

k-1 50

+1-1) 2 х(л,т)), (3) где n = K+I, N-K; m = L+I, М-L;

О, если аа Ь;

1, если а >Ь;

y(n,m) вЂ” ненормированный результат преобразования, Связь между нормированным и ненор-.. мированным результатами преобразования определяется формулой у (п,m) = 1 " вЂ " - - ° (4)

Ф v(n ш) (2К+1)(2L+I) При использовании СВГ нормирование результатов преобразования производится во внешнем устройстве.

Операция ПДС сигналов х(п,ш) вход ного массива отсчетов X(N,N) с весовыми коэффициентами Я (k, 1) массива w(2K+ I, 2L+1) определяется формулой

Pa+ 2I,+

2 (nkm) с . вЂ” Я(1хв 1)x(n 1х+1 у к=! I) =1 (5) m-1+1), еле л = 2K+I,N; т = 2L+),М1

z(n,m) вЂ” результат преобразования.

Режим работы устройства обусловливается уровнем сигнала, поступающего от внешнего устройства по входу 24 задания работы устройства. При высоком логическом уровне сигнала вынолняется операция ЩС, в противном случае вЂ” СВГ, По входу 25 начальной установки устройства с внешнего устройства поступает сигнал, по которому регистр 38 микрокоманды устанавливается в нулевое состояние, С приходом по входу 26 последовательности синхроимпульсов очередного синхроимпульса (нулевой такт работы устройства) блок 36 микропрограммного управления в соответствии с уровнем сигнала на входе 24 задания режима работы устройства выраба" тывает начальный адрес, по которому из блока 37 памяти микропрограммы считывается первая микрокоманда, управляющая выполнением операции ПДС или

СВГ. Память микропрограммы 37 условно разделена на две части: одна используется при выполнении операции

ЦДС, вторая вЂ” СВГ. Считанная микрокоманда поступает на вход регистра 38 микрокоманды. С приходом следующего синхроимпульса по входу 26 последовательности синхроимпульсов (первый такт работы устройства) считанная микрокоманда записывается в регистр 38 микрокоманды, частично дешифруется с помощью дешифраторов 39-42 и групп

43 и 44 элементов ИЛИ и поступает в другие узлы устройства. Выбор очередной микрокоманды обеспечивается пятой группой разрядов регистра 38 микроко5

1б5 манды 38 Таким образом, код микро" команды считывается из памяти микропрограммы 37 за такт до ее выполнения

При выполнении операции ЦДС пятый выход 31 блока управления обеспечивает поступление с внешнего устройства по первому информационному входу 21 устройства весовых коэффициентов в порядке Q3(1 1), CD(1,2),..., О (1,2?.

+I), Я (2,1),..., CD (2.2L+1), Я (2К+

+I,I), И (2К+1,2),..., Я (2K+1,2L+1) .

Блок 5 управления вырабатывает сигна" лы для входного коммутатора 1, первых коммутаторов б.k.1 и входных регистров 7.k.1, обеспечивающие запись secoвых коэффициентов, поступающих в приведенном порядке, соответственно во входные регистры 7.1.1,7.1.2...,., 7.1.2L+I 7.2,1,7,2.2,...,7,2.2L+1

7.2К+I.I 7.2К+1.2,...,7,2K+1,2L+I, Изменение уровня сигнала на пятом выходе 31 блока управления в момент поступления последнего весового коэффициента вызывает поступление, начиная со следующего такта, входных отсчетов х(n,m) e:âíåøíåãî устройства.

Входные отсчеты х(п,m) передаются по двум информационным входам 21 и 22 устройства, причем по первому ниформационному входу 21 у òðîéñòâà поступают отсчеты x(n,m) нечетных строк входного массива отсчетов X(N,M) а по второму информационному входу 22

I устройства поступают отсчеты x(n,m) четных. строк. Входные отсчеты поступают со скоростью одного отсчета в такт по каждому информационному входу 21 и 22 устройства, начиная с первого информационного входа. 21 устройства, соответственно на первую 2 и вторую 3 линию задержки. Длина каждой передаваемой строки входных отсчетов составляет 4L+1 отсчетов, Временные задержки поступления очередной четной строки входного массива отсчетов относительно нечетной и нечетной относительно четной равны и составляют 2L+1 тактов. Таким образом после поступления каждой строки входного массива длиной в 4Ь+1- отсчетов информационный вход 21 или 22 устройства один такт не передает входной информации, Любая информация на этом информационном входе 21 или 22 в этом

1такте не обрабатывается устройством, Поэтому для упрощения цепей, обеспе- чивающих выборку отсчетов х(п,m) во внешнем устройстве, длина передавае1299 6 мых строк входно"o массива отсчетов составляет 41.+2 .отсчетз из который последний не обрабать1вается устрой твом.

Во время нач.".льного передвижения входных отсчетов х(а,ш) B линиях 2 и3 задержек содержимое входных регистров

7.k.1 не изменяется. В момент оступления гходного отсчета х (1,1) в последний $K(2L+I)+L- I -й регистр первой линии 2 задержки, управляющий сигнал на третьем выходе 29 блока управления у танавлнвает всэ триггеры

8.k.1 в начальное (единичное) состояние à ".àêæå с покощью первых коммутаторов 6.k.1 входные регистры

7,1.1, 7.1.2,...,7.1.2L+I, 7.2.1, 7 . 2. 2 „..., У . 2, 2?:+1,, ° .. 7 ° .2К+1, ), 7.2К+1.2,...7,2K+1 2L+1 образуют к.-.льцо. С приходом очередного синхроимпульса начинается непосредственное выполнение операции ЦДС. Kаждый раз при поступлении очередного синхронизирующего сигнала на входы синхронизации входных регистров 7.k.1 происходит сдвиг информации (весовых коэффициентов) по кольцу, образова;шому этими регистрами . Аналогично при поступлении очередного синхронизирующего

15 «О

30 сигнала на входы синхронизации триггеров 8,k.1 информация, находящаяся в триггерах 8.k.1, сдвигается по кольцу, образованному этими триггерами, причем каждый триггер 8.k.?L+1 (кроме k = 2K+I) передает информацию с инверсией на информационный вход триггера 8.1 +1.1. Триггер 8.2К+1,2Е+! передает информацию с инверсией на информационный вход триггера Я.l.l.

Прямой выход триггеров 8.k.1 управляет работой второго коммутатора 9.k.1, причем если на прямом выходе триггера

8.k.1 низкий логический уровень, то соответствующий второй коммутатор

9.k.1 передает информацию с первого своего входа, если высокий логический уровень вЂ” то с второго входа. Параллельно во всех вычислительньгс бло; х 4. k. 1 устройства ум формирувт произведение отсчетов x(n,m), поступающих на нервый вход вторых коммутаторов 9.k:1, с соответствующими весовыми коэффициентами 53(k,1),хра55 нящимися во входных регистрах 7,k.1.

Сформированные произведения поступа ют на первый вход 18. k. 1 арифметических блоков. В каждом арифметическом блока 1! .k.1 в течение (2K+! )x(2L+.1) 1651299 тактов работы накапливаются (суммируются} произведения, а один раэ в (2К+1)У(2Ь+1) тактов очередной результат операции ЦДС, сформированный в вычислительном блоке 4.k.1, передается на информационный выход 23 устройства, При выполнении операции СВГ пятый выход 31-блока управления обеспечивает поступление с внешнего устройства, по первому информационному входу 21 устройства единичных сигналов. которые записываются во входные регистры 7.k.1 и переписываются в регистр второго сомножителя умножителей 10.k.1. Изменение уровня сигнала на четвертом выходе 30 блока управления, после записи единичных сигналов в регистр второго сомножителя всех умножителей 10.k.1, приводит к тому, что умножители 10,k.1 до конца выполнения операции СВГ без изменения передают на свои выходы данные, поступающие на их первые входы. Изменение уровня сигнала на пятом выхоце 31 блока управления в момент поступления последнего единичного сигнала вызывает поступпение, начиная со следующего такта, входных отсчетов х(п,m) с внеш-30 него устройства. Способ и порядок их поступления аналогичный, как при выполнении операции ЦДС. В момент поступления входного отсчета х(1,1) в последний pK(2L+1)+L-1) и регистр 35 первой линии 2 задержки управляющий сигнал на третьем выходе 29 блока управления устанавливает все триггеры

8,k.1 в начальное единичное состояние. С приходом следующего синхро вЂ” 40 сигнала начинается непосредственное выполнение операции СВГ. Аналогично, - как в случае выполнения операции ЦДС, триггеры 8.k 1.образуют кольцо, по которому с приходом очередных синхро- 4g импульсов сдвигается информация. С задержкой на такт относительно момента начала непосредственного выполнения операции СВГ все первые коммутаторы 6.k.1 начинают передавать инфор- 0 мацию с второго своего входа на вход соответствующих входных регистров

7.k.1..Одновременно входной коммутатор 1 начинает передавать информацию с первого (при четном К) или с второго (при нечетном К) входа на вторые входы первых коммутаторов 6.k.l. (В дальнейшем входной коммутатор 1 передает информацию на вторые входы первых коммутаторов б,k.1 то с пер-.. вого, то с второго своего входа с периодом в 2L+1 тактов). Работа входного коммутатора 1 и первых коммутаторов б.k.1 позволяет выделить и записать во входные регистры 7.1:.1 центральные элементы участков изображений.

Параллельно во всех арифметических блоках ll,k.1 устройства выполняется операция вычитания (от центрально.вЂ” го элемента участка вычитается очередной элемент участка), а знак результата прибавляется к содержимому счетчика 16.k.1, Один раз в (2К+1) х

x(2L+1) тактов очередной результат операции СВГ, сформированный в вычитательном блоке ll.k ° 1, передается на информационный выход 23 устройства.

Каждые (2К+1)x(?Ь+1) тактов во входной регистр б.k.1 принимается новый центральный элемент участка изображения °

Блок управления сигнала для других узлов устройства. Низкий логический уровень на первом выходе 27 блока управления соответствует передаче инФ формации с первого входного коммутатора 1 на его выход, в- противном случае вЂ” с второго входа. Низкий логический уровень на втором выходе 28. блока управления соответствует передаче информации с первых входов первых коммутаторов 6.1с.1 соответственно на их входы, в противном случае вЂ” с вторых входов. Высокий логический уровень на третьем выходе 29 блока управления устанавливает все триггеры

8.k.1 в единичное состояние. Высокий логический уровень на четвертом выходе 30 блока управления разрешает запись информации во второй сомножитель всех умножителей 1 О.k.1, в противном случае вЂ” запрет записи. Высокий логический уровень на пятом выходе 31 блока управления соответствует поступлению в следующем такте в параллельное устройство обработки видеоинформации входных отсчетов x(n,m), Низкий логический уровень на управляющем выходе 31 устройства обеспечивает псдачу в следующем такте на первый информационный вход 21 устройства весовых коэффициентов И(1,1) в случае выполнения ЦДС и единичных отсчетов в случае выполнения операции СВГ.

С целью экономии памяти микропрограмм

37 и учитывая специфику вычислений используются дешифраторы 39-42, пер1651299

10 в ая 43 и вторая 44 группы элементов ИЛИ. Высокий логический уррвень на одном из выходов первой группы выходов 32 блока управления разрешает запись информации в соответствующий

5 ему входной регистр 7.k.1, в противном случае вЂ” запрет загиси. Во время работы устройства информация может записываться во все входные регнст!

О ры 7.k,1 одновременно, в каждый вход.ной регистр 7.k.1 по отдельности и не записываться ни в один входной регистр 7.k,1 ° Слецовательно, количество разрядов в первой группе разрядов регистра 38 микрокоманд для коди рования этих ситуация составляет

flog> (2К+1)х(2Е+1)+2 ) разрядов, Например,комбинации 00.....,0 и .1l...,.! дешифруются соответственно как запрет и прием информации во все входные регистры 7.!<.1, 00....001.

00....0!О и т.д. вЂ” прием информации соответственно только во входной ре- гистр 7,1.1, 7.!.2 и т.д. При высо- 25 ком логическом уровне на одном из выходов группы выходов 33 блока управления, соединенном с вторым управляющим входом сумматора 12.k.1, и при высоком логическом уровне на первом 30 управляющем его входе (выполнение операции ?ГС), этот сумматор 12.k.1 выполняет передачу на свой выход операнда, поступающего на его первый вход. Во время работы устройства каждый сумматор !2.!.,1 арифметического блока может по отдельно ти выполнять передачу на выход операнда, поступающего на его первый вход. Следовательно, количество разрядов во второй .40 группе ргзрядс в регистра 38 микрокоманд /log< (2К+1) (21+!)) !. Например, комбинации 00,.. ° 01, 00....010 и т,д. соотг"тствуют выполнению соответственно сумматорами 12.1.1, 12.1.2 45 и т.д. передачи на их выходы операндов, поступающих на их первые входы.

При низком логическом уровне на первом управляющем входе, сумматора

12.k.1 (выполнение операции СВГ} и независимо от информации на его втором управляющем входе (вторая группа выходов 33 блока угравления) сумматор 12.k.l выполняет операцию вычитания. Высокий логический уровень на .одном из выходов третьей группы выходов 34 блока управления вызывает режим параллельной записи информации в соответствующий счетчик 16.k.1 и в передачу ч-.рез соответствующий кл;:ч

15.k.1 последовательности синхроимпульсов. При низком логическом уровне, по =тупающем с третьей группы выходов-34 блока управления, счетч к

16.k.1 работает в счетном режиме, а ключ !5.!с.1 в зависимости от уровня сигнала на первом его управляющем входе передает или не передает последовательность синхроимпульсов. Количество разрядов в третьей группе разрядов регистра 38 микрокоманд 1од 1(2К+!)(2L+1)+ ф. Например, ком бинация разрядов 00.....0 соответствует высоким логическим уровням на всех выходах третьей группы выходов

34 блока управления, а комбинация

Оо.. .,СС!, 00,....010 и т.д. вь!зывает высокий логический уровень соответственно па первом, втором и т.д., выходах третьей группы выходов 34 блока управления. Высокий логический уровень нг одном из выходов четвертой группы выходов 35 блока управления вь.зывает в соответ твующем регистре

17.k ° 1 результата и выдачу результата на выход 20.!с.1 арифметического блока. Нг остальные регистры !7.!с,1 результата поступает низкий логический уровень, что обеспечивает третье состояние (высокоомное} их выходов.

Таким образом, информация на выходе

20.k.l арифметическо-о блока и информационном выходе 23 устройства совпадает. Количество разрядов в четвертой группе разрядов ре.гистра мчкрокоманд 33 I log (2К+1)(2L+1)).

Комбинации 00....001, 00...010 и т.д. вызывают высокий логический уровень соответственно на первом,втором и т.д, выходах.

В дальнейшем предположим, что

L=K=!.

Для операции БДС рассмотрим формирование произвольного отсчета, оп» ределенного выражением з з

z(n,m) =,>,ЯЩ1с,1) x(n-k+1,m-1+1) =

k- Е.

3, я(3,1) х(п-2,m-1+1) + 1 з

+ + Я(2,1)х(п-l,m-1+1) + е

+ Я(1,1)х(п,m-1+1)- = z (п,m)+ . 4+ z (и, а) + z (п, m), где 2К+1 3 (и «с И, 2+! --. 3 « - ш - 5 = 4L+1, 1651299

12 при этом устройство обрабатывает отсчеты z(n>m) входного массива, удовлетворяющие условиям

1 п -Б, lcm . 5 = 4T.+1, 5

Входной отсчет z{n,m) поступает в такте с номером. R(n,m) = (2К+1) (2L+

+1)1 (11(2? 1)+)-11 + ((2L 1) (n-! )+т)=

12+3(п-1)!щ с первой линии 2 задержки, (при нечетном n) или с вто- 1О рой линии 3 задержки (при четном n) (, соответственно на первые и вторые ,входы вторых, коммутаторов 9.1с,l.

Формирование отсчета з(n.m) происходит в вычислительном блоке 4.р.t„ 15 где р вЂ” номер группы, определяемый из соотношений = р 2К+! = 3;

n+! Бр(mod(2K+!) = 3), номер блока, определяемый из 20 соотношений

1 t - 21.+1 = 3;

m+1 t (mod (2T.+1) = 3) .

Формирование отсчета е (n,m) в вы25 числительном блоке 4.р.t начинается в такте с номером s = й(п-2К,m-2T.}=

R(n-2,m-2)= 12+3(n-3)+m-2.

Определим функцию

О, если е вЂ” нечетное

1 =30 (е) = если е вЂ” четное Состояние триггера В.р, при формировании отсчета запишем, иепользуя функцию (е).

Работу арифметического блока 11.р.t при выполнении операции 1ЩС можно описывать с помощью трех микраопераций Аl, А2.и А3, длительность которых составляет по одному такту работы устройства. Высокий логический уровень с выхода третьей группы выхо. дов 34 блока управления поступает со ответственно на управляющий вход счетчика lб,р.t и на второй управлящий вход ключа 15.р.t, Счетчик

16.р.t работает в режиме параллельной записи информации, а ключ

15.р.t передает на счетный вход счетчика 16.р.t последовательность синхроимпульсов, поступающую на информационный вход ключа l5.р.t. Низкии логический уровень, поступающий с четвертой группы выходов 35 блока управления на управляющий вход Реги стра результата 17.р.t,ïåðåâoäèò его выход в третье высокоомное coc oÿние, в противном случае этот регистр выдает на выход 20.р.t арифметического блока и, следовательно, на информационный выход,23 устройства сформи-" рованный результат. По высокому логическому уровню сигнала на входе 24 задания режима работы устройства пер" вый 13,р.t и второй 14.p.t коммутаторы арифметических блоков передают информацию на свои выходы соответственно со своего второго и первого входов. Высокий логический уровень на входе 24 задания режима работы устройства поступает также на первый управляющий вход сумматора !2.р.t. Арифметический блок ll,р,t в зависимости от логического уровня сигнала на втором управляющем входе сумматора

12.р,t и от логического уровня сигнала на управляющем входе регистра

17.р.t результата выполняет микрооперации Al А2 и А3.

Микрооперация AI "Начало формирования нового результата" соответствует высокому логическому уровню на втором управляющем входе сумматора

12.р.t и низкому логическому. уровню на управляющем входе регистра 17 .р.t результата. Сформированный результат с приходом .очередного синхроимпульса принимается в счетчик 16.р.t и поступает на вход регистра 17.р.t результата, выход которого находится в третьем высокоомном состоянии. Операнд, поступающий на первый вход 18.р.t арифметического блока, через сумматор 12.р.t и первый вход второго коммутатора 14 ° р.t арифметического блока поступает на вход параллельного приема счетчика 16.р.t °

Ыикрооперация А2 "Суммирование" соответствует низкому логическому уровню на втором управляющем входе сумматора 12.р.t и низкому логическому уровню на управляющем входе регистра

17.р.t результата. Частичный результат с приходом очередного синхроимпульса принимается в счетчик 16.р.t и поступает соответственно на вход регистра 17.р.t результата и через второй вход первого коммутатора

13,р.t арифметического блока на второй вход сумматора 12.р ° t который выполняет операцию суммирования с операндом, поступающим на его первый вход. Результат суммирования через первый вход второго коммутатора

14.р.t арифметического блока поступает на вход параллельного приема счетчика 16.р.t. Выход регистра

1651299

Г7.р.t результата находится в третьем высокоомном состоянии.

Иикрооперация АЗ "Суммирование и выдача результата" соответствует ниэ5 кому логическому уровню на втором yn" равляющем входе сумматора !2.р.t u высокому логическому уровню на управляющем входе регистра 17,р.t результата. С приходом очередного синх- 10 роимпульса сформированный результат ,принимается в регистр 17.р.t результата и поступает на выход 20.р,t арифметического блока. Операнд, поступающий в предыдущем такте на вход парал- !5 лельного приема счетчика 16.р.t,ïðèнимается в этот счетчик и поступает через второй вход первого коммутатора

13.р.t арифметического блока на второй вход сумматора 12.р.t, который выполняет операцию суммирования с oneрандом, поступающим на его первый вход. Результат суммирования через первый вход второго коммутатора 14.р.t арифметического блока поступает на 25 вход параллельного приема счетчика 16.р.t.

Для операции СВГ рассмотрим формирование произвольного отсчета y(n,m} определяемого выражением 30

3 3 у (n,m} = + E(x(n+k-2,тп+1-2) > еи

p x(n,m)) =,о и (x(n-l, m+1-,2)

Е=1 р х(г1,m}) + о 0 (x(n,m+1-2))

35 э е=

px(n-m))+ g (х(+1,пт+1-2)>

Е=1 х(п,m)) = у (n,m)+y (n,m) +

+ y<(n,m), где К+1-2 n K N-К = N-1 при этом устройство обрабатывает отсчеты x(n,m; входного массива, удовлетворяющие условиям 45

Eon c.N;

Eam а 5 =4L+l.

Входной отсчет х(п,m) поступает в такте с номером p(n,тп) = ((2К+1)х

x(2L+E)g+P(2L+E) (и-1)+тп(= 9+3(n-1)+m на первый 21 (при нечетном n) или на второй 22 (при четном и) информационный вход устройства. Определение такта с номером R(n,m) аналогично, как и в случае операции ПДС.

Формирование отсчета у(п,m). происходит в вычислительном блоке 4.р.t, где р номер гругпы, определяемый иэ соотношений

14р и 2К+1 = 3; и-К «n- р (mod (2Х+1) = 3), а t вЂ” номер блока, определяемый иэ соотношений

lс- < 2L+1 3:

m-L тп-1 t (mod(2L+E ) =3) .

Формирование отсчета y(n,m) в вычислительном блоке 4.р.t начинается в такте с номером з R(n-К, m-L)

=К(n-1,m-l) 12+3(n-2)+m-1. Определение функции f (е) аналогично, как в случае операции ?ЩС. !

Работу арифметического блока

11.р.t при выполнении операции СВГ опишем с помощью двух микрооперацией В! и В2, длительность которых составляет по одному такту работы устройства. По низкому логическому урс.вню сигнала на входе 24 задания режима работы устройства первый

13.р.t и второй 14.р.t коммутаторы арифметических блоков передают информацию на свои выходы соответственно со своего первого и второго входов, а сумматор !2.р,t независимо от логического уровня на втором управляющем входе выполняет операцию вычитания (от операнда, поступающего на второй вход сумматора 12,р.t вычитается операнд, поступающий на его первый вход). Низкий логический уровень, поступающий с четвертой группы выходов 35 блока управления на управляющий вход регистра 17.р.t результата, переводит его выход в третье высокоомное состояние, в jlpoTHBHQM случае этст регистр выдает на выход 20.р.t арифметического блока и,следовательно, на информационный выход 23 устройства сформированный результат. Низкий логический уровень, поступающий с третьей группы выходов 34 блока управления соответственно на второй управляющий вход ключа 15.р.t и управляющий вход счетчика 16.р.t, вызывает счетный режим работы счетчика 16.р,t, а ключ 15.р.t в зависимости от состояния своего первого управляющего входа пропускает (или не пропускает) на счетный вход счетчика lб.р.t синхроимпульсы. При высоком логическом уровне, поступающем с третьей группы выходов 34 блока управления, счетчик 16.р.t работает в режиме параллельной записи информации, а ключ

1651299 15. р. t передает на счетный вход счетчика 16. р. t ctèíõðoèìïóëüñû. Арифметический блок .l l.р.t в зависимости от логического уровня на управляю5 щем входе регистра 17.р.t результата и от логического уровня, соответственна поступающего на управляющий вход счетчика 16,р,t и второй управляющий вход ключа 15.р,t, выполняет микроопе-1О рации Вl или В2.

Микрооперация Вl "Вьдача и начало

tt формирования нового результата обуславливается высоким логическим уровнем соответственно на управляющем входе регистра 17.р.t результата,управляющем входе счетчика 16.р.t u на втором управляющем входе ключа

l5. р.t. С приходом синхроимпульса сформированный результат принимается в регистр 17.р.t результата и вьдается на выход 20.р.t арифметического блока, счетчик 16.р.t принимает информацию, которая поступает на его вход параллельного приема. Сумматор 25

l2,р.t вычитает от операнда (центрального элемента участка изображения), поступающего с второго входа

19,р.t арифметического блока, операнд, поступающий с первого входа

18.р.t арифметического блока (очередной элемент участка изображения).

Знак операции вычитания поступает на первый управляющий вход ключа 15.р.t . последний р83рНр, BTopoI о рого коммутатора 14.р,t арифме ического блока.

Микрооперация В2 "Сравнение" обусловливается низким логическим

ióðoBíåì соответственна на управляю- 4а щем входе регистра 17 ° p.t результата, управляющем входе счетчика 16.р.t u

- на втором управляющем входе ключа

15.р.t. С приходом синхраимпульса частичный результат принимается в регистр 17,р.t результата,,выход которого находится в третьем состоянии, счетчик 16.p,t в зависимости от знака предыдущей операции вычитания, поступающего на первый управляющий вход ключа 15.р.t увеличивает на единицу (или не увеличивает, если знак операции вычитания положительный) свое состояние. Сумматор 1.2.р,t вычитает от операнда (центрального элемента

55 участка изображения), поступающего с второго входа 19.р.t арифметического блока, операнд, поступающий с первого входа 18, р. t арифметического блока (очередной элемент участка изображения), Знак операции вычитания поступает на первый управляющий вход, ключа 15.р.t и последний разряд второго входа второго коммутатора

14.р.t арифметического блока, Количество элементов в столбце (соответственно в строке) обрабатываемого участка изображения может быть и четным числом. Однако в этом слу" чае надо определить, который из двух (или четырех) элементов, .расположенны ближе всего к центру изображения, является центральным элементом участка, От этого выбора зависимы дЛины первой 2 и второй 3 линий задержек.

Повышение производительности достигается полным распараллеливанием вычислительного процесса, а также улучшенной организацией вычислений в арифметических блоках устройства при выполнении операции СВГ. Устройство, содержащее (2К+1)к(2Ь+1) вычислительных блоков, формирует каждый новый выходной отсчет в каждом новом I,az Ie, Формул а и з о б р е т ения

Устройство параллельной обработки видеоинформации, содержащее входной коммутатор, блок управления и первый вычислительный блок каждой k-й группы устройства (k=1 2К+1), где

2К+1 вЂ” число, равное количеству элементов в столбце обрабатываемого участка изображения, причем каждый вычислительный блок содержит арифметический блок и умножитель, выход кото" рого соединен с первым входом ариф" метического блока, о т л и ч а ю " щ е е с я тем, что, с целью повьш ения производительности путем полного распараллеливания вычислительного процесса, в него дополнительно введены первая и вторая линии задержки, каждая длиной в 1 К(2L+!)+L-1) регистров, где (2L+1) вЂ” числа, равное количеству элементов в строке обрабатываемого участка изображения, а каждая k-я группа устройства содержит

2L вычислительных блоков (соответственно с номерами 2,3,...2L+I), причеы 1-й иычиспительиый блок 11 =

1,2L+I) k-й группы содержит первый и второй коммутаторы, входнои регистр, 1 и триггер, а арифметический блок

1-го блока 1с-и группы содержит пер17

1651299 18

55 вый и второй коммутаторы арифметического блока, ключ, сумматор, счетчик и регистр результата, причем в арифметическом блоке 1-го блока k-сй

I группы первый вход арифметического блока соединен с первым входом сумма- . тора, выход знакового разряда которого соответственно соединен с первым управляющим входом ключа, с первым разрядом первого входа и с последвЂ” ним разрядом второго входа второго коммутатора арифметического блока, выходы остальных разрядов сумматора от старшего разряда к младшему соединены соответственно с второго по последний разрядами первого входа второго коммутатора арифметического блока, с первого по последний разряды второго входа которого соединены с уровнем логического нуля блока, выходы второго коммутатора арифметического блока и ключа соединены соответственно с входами параллельного приема и со счетным входом счетчика, выход которого соединен соответственно с входом регистра результата и вторым входом первого коммутатора арифметического блока, первый вход которого является вторым входом арифметического блока, выход первого коммутатора арифметическогс блока соединен с BTO рым входом сумматора, выход регистра результата является выходом арифметического блока, выходы второго и первого коммутаторов 1 вЂ” го блока k-й группы соединены соответственно с. пер вым входом умножителя 1-го блока k-й группы и с входом входного регистра

1-го блока к-й группы, выход которого соединен соотвстственно со вторым входом умножителя 1-го блока

k-й группы, с вторым входом арифметического блока 1-го блока k-й группы и с первым входом первого коммутатора (1+1)-го блока k-й группы (кроме

1 = 2I +I) выход входного регистра (2L+1) вЂ” го блока k-й группы соединен с первым входом первого коммутатора . первого блока (к+1)-й группы (кроме

2К+1), выход входного регистра (2L+1)-ro блока (2К+1)-й группы соединен с первым входом первого ком-. мутатора первого блока первой группы, прямой выход триггера 1-го блока

k-й группы соединен соответственно с управляющим входом второго коммутатора 1-го блока k-й группы и с-информационным входом триггера (1+1)-го блока вЂ” k-й группы (кроме 1 2L+1}, чнверсный выход триггера (2L+1)-го блока k-й группы соединен с информационным входом триггера первого блока (к+1}-й группы (кроме k = 2К+1), инверсный выход триггера (2. +1)-го блока (2К+i}-й группы соединен с информационным входом триггера первого блока первой группы„ первый информационный вхоц устройства соответственно соединен с входом первой линии .задержки и с первым входом входного коммутатора, второй информационный вход устройства соответственно соединен с вхоцом второй линии задержки и вторым входом входного коммутатора, выход которого соединен с вторым входом всех первых коммутаторов, выходы первой и второй линий задержек соединены соответственно с первым и вторым входами вс ех в то рых коммутаторов, выходь1 всех арифметических блоков устройства поразрядно объединены и являются ин- формационным выходом устройства, вход задания режима работы устройства соединен соответственно с первым входом блоха управления, с управляюшнм входом всех первых коммутаторов арифметических блоков,. с первым управляю" щим входом всех сумматоров и с управляющим входом всех вторых коммутаторов арифметических блоков, вход начальной установки устройства соединен с вторым входом блока управления, вход последовательности синхроимпульса соединен соответственно с третьим вхадсм блока управления, с информационным входом всех ключей и с входами синхронизации соответственно первой и второй линий задержки, всех входных регистров, всех триггеров, всех умножителей и всех регистров результата, первый, второй, третий и четвертый выходы блока управления соединены соответственно с управляющим входом входного коммутатора, с управляющим входом всех первых коммутаторов, с установочным входом всех триггеров и с входом разрешения записи во второй сомножитель всех умножителей, пятый выход блока управления является управляющим вьмодом устройства, первая и вторая группы выходов блока управления соединены соответственно с входом разрешения записи всех входных.регистров и с втарым управляющим входом всех сумматоров, третья группа выходов блока уп19

1651299 равления соединена соответственно с вторым управляющим входом всех ключей и с управляющим входом всех счетчиков, четвертая группа выходов блока управления соединена с управляющим входом всех регистров результата,причем каждый E(k-1) (2Т.+1)+1)-й выход каждой группы выходов блока управления соединен с соответствующим входом

1-.го блока k-й группы устройства.

1651299

Составитель Е.Чепин

Техред N.Ëèäûê

Корректор Т.Палий

Редактор И.Шмакова

Заказ 1608 Тираж 419 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

1 °

Производственно-издательский комбинат "Патент", r. Ужгород, ул, Гагарина, 101

Устройство параллельной обработки видеоинформации

Патент 1651299