Устройство для цифровой обработки сигналов

Устройство для цифровой обработки сигналов

Иллюстрации

Показать все

Реферат

 

09) (Н) (g1)g С 06 Р 15/353

ГОСУДАРСТВЕННЫЙ НОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ ГХНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А ВТОРСНОМУ СВИДЕТЕЛЬСТВУ (21) 4699048/24 (22) 24.04.89 (46) 30.05.91. Бнл. ))- 20 (71) Житомирский филиал Киевского политехнического института (72) Д.В. Корчев, Ю.С. Каневский и С.В. Клименко (53) 681.32 (088 ° 8) (56) Авторское свидетельство СССР

N - 1314352, кл. С 06 F 15/353, 1985.

Авторское свидетельство СССР

В 1388891. кл. G 06 F 15/353, 1986 ° (54) УСТРОЙСТВО ДЛЯ ЦИФРОВОЙ ОБРАБОТКИ СИГНАЛОВ (57) Изобретение относится к вычислительной технике и предназначено для выполнения двумерного и одномерного преобразования Фурье, цифровой фильтрации в устройствах цифровой

Изобретение относится к вычислительной технике и предназначено для выполнения двумерного преобразования

Фурье, одномерного преобразования

Фурье, процедуры фильтрации в устройствах цифровой обработки сигналов.

Цель изобретения — расширение функциональных воэможностей устройства за счет вычисления двумерного дискретного преобразования Фурье.

На фиг.1 изображена структурная схема устройства; на фиг.2 — структурная схема блока управления.

Устройство (фиг.1) содержит N/2 (N размерность преобразования) процессорных модулей 1. 1-1.N/2 блок управления 2, причем каждый процессорный модуль состоит из входного регист2 обработки сигналов. Цель изобретения— расширение функциональных возможностей за счет вычисления двумерного преобразования Фурье. Поставленная цель достигается за счет того, что в состав устройства входят N/2 процессорных модулей (N — размер преобразования) 1, блок управления 2, причем процессорный модуль содержит входной регистр 3, регистры 4, 5, умножители 6, 7, триггер 8, регистр коэффициентов 9, триггер 10, сумматоры 11, 12, элементы задержки 13, 14, триггер 15, коммутаторы 16, 17, элементы задержки 18, 19, умножители 20, 21, регистр 22, сумматоры 23, 24, узлы 25, 26 постоянной памяти коэффициентов, регистр адреса 27, генератор 28 тактовых импульсов. 2 ил . ра 3, регистров 4 и 5, умножителей

6 и 7, триггера 8, регистра 9 коэффициентов, триггера 10, сумматоров 11 и 12, элементов задержки 13 и 14, триггера 15, коммутаторов 16 и 17, элементов задержки 18 и 19, умножите: лей 20 и 21, регистра 22, сумматоров

23 и 24, узлов 25 и 26 постоянной памяти коэффициентов и регистра адреса

27, генератор 28 тактовых импульсов.

Блок управления 2 при N = 4 (фиг. 2) содержит счетчик 29 (по модулю 16), дешифратор 30, элемент ИЛИ

31, дешифратор 32, элементы ИЛИ 33, 34, коммутаторы 35, 36, 37, регистр

38, узел 39 постоянной памяти, коммутатор 40, входы 41, 4 . задания режима.

1652981

F = И (Х И), 10

40

Рассмотрим работу устройства в акиме вычисления двумерного преобразования Фурье. Устройство вычисляет выражение где Х вЂ”. матрица входных отсчетов размерности N i N (N = 2n, п=1,2) );

W — матрица весовых коэффициентов такой же размерности;

F — выходная матрица коэффициентов Фурье размерности И И.

Рассмотрим работу устройства при

8=4.

В этом случае устройство состоИт из N/2=2 процессорных элементов. р исходном состоянии все триггеры устройства обнулены.

На вход устройства будут последовательно по столбцам поступать элементы матрицы входных отсчетов, а на вход регистра 9.2—

Элементы матрицы весовых коэффициентов, Адрес, поступающий на вход регистра, меняется через каждые четыре такта на единицу с периодом N=4

Такт 1. На вход устройства постуПает отсчет X(0,0), который записыва! ется в регистр 3.1.

Такт 2. На вход устройства посту Пает отсчет Х(1,0), который записывается в регистр 3.1, в регистр 3.2 записывается отсчет Х(0,0) .

Такт 3. На вход устройства постуПает отсчет Х(2,0), который записыВается в регистр 3.1, в регистр 3.2 ( записывается отсчет Х(1,0), в триггер

8.2 записывается логическая "1", ко торая разрешает запись отсчетов

Х(0,0) и Х(1,0) в регистры 5.2 и 4 ° 2

Соответственно, которые поступают на

Входы умножителей 7.2 и 6.2, на дру1 ие входы этих умножителей поступает

Весовой коэффициент W (W N

r 4

> ехр(-j2)in/N, где и =.3,14...), который в этом такте записался в регистр 9.2, в триггер 10.? записывает1 ся логическая "1", которая поступает на входы синхронизации сумматоров

11.2, 12.2, на входы этих сумматоров поступают значения Х(1,0)W О и

X(0 0) W 0 соответственно, сумматоры выполняют операции А+О и на их выхо— дах появляются эти же значения.

Такт 4. На вход устройства поступает отсчет Х(3,0), который записывается в регистр 3.1, в регистре 3,2 записывается отсчет Х(2,0) . В триггер 8.1 записывается логическая которая разрешает запись отсчетов

Х(2,0) и Х(3,0) в регистры 5,1 и

4. 1 соответственно, которые поступают на входы умножителей 7.1 и 6.1.

На другие входы этик умножителей поступает весовой коэффициент W О, который в этом такте записался в регистр 9.1. В триггер 10.1 записывается логическая "1" которая поступает на входы синхронизации сумматоров

11.1 и 12.1. На входы этих сумматоров поступают значения X(3 0)IW О и

Х(2,0)K-W О соответственно, сумматоры выполняют операцию А+О, и на их выходах появляются эти же з нач ения . В триггер 8.2 записывается логический

"О", поэтому состояние регистров 4.2 и 5.2 не изменяется, на входы умножителей 7.2 и 6.2 поступает весовой коэффициент И40,:который в этом такте записался в регистр 9.2. В триггер

10. 2 записывается логичес кая "1", которая поступает íà входы синхронизации сумматоров 11.2, 12.2, на входы этих сумматоров поступают значения

Х(1,0)+W40 и Х(0,0)+W О соответственно, сумматоры выполняют операцию

А+О, и на их выходах появляются эти же значения. В первые регистры элементов задержки 14. 2 и 13.2 записываются значения Х(0,0)wW40, Х(1,0)+W4.0 соответственно, полученные на предыдущем такте.

Такт 5. На вход устройства поступает отсчет X(0,1), который записывается в регистр 3.1; в регистр 3.2 записывается отсчет Х(3,0); в триггер 8.1 записывается логический "О", поэтому состояние регистров 5.1 и

4.1 не изменяется. На входы умножителей 7.1 и 6.1 поступает весовой коэффициент W40, который в этом такте записался в регистр 9.1, в триггер 10. 1 записывается логическая которая поступает на входы синхронизации сумматоров 11.1, 12.1, на входы этих сумматоров поступают значения Х(3,0)+W+O и Х(2,0)+W<0 соответственно ° Сумматоры выполняют операцию А+О, и на их выходах появляют55 ся же значения. В первые регистры ,элементов задержки 14.1 и 13.1 записываются значения Х(2,0)+W O и

Х(3,0)М W<0 соответственно, полученные на предыдущем такте В триггер

1652981

8,2 записывается логический "0", поэтому состояние регистров 4,2 и 5.2 не изменяется; на входы умножителей

7.2 и 6.2 поступает весовой коэффициент М<0 которыи в этом такте записался в регистр 9.2. В триггер

10.2 записывается логическая "1", которая поступает на входы синхронизации сумматоров 11.2, 12.2, на вхо- 10 ды этих сумматоров поступают значения Х(1,0)М4 0 и Х(0,0+W О соответственно," сумматоры выполняют операцию А+О и на их выходах появляются эти же значения . ° В первые регистры элементов задержки 14.2 и 13 .2 записываются значения Х(0,0)И +О, Х(1,0)+W+О соответственно, полученные на предыдущем такте, во вторые регистры этих элементов задержки за- 20 писываются такие же значения, С целью упрощения в дальнейшем работа устройства подробно не описывается.

Такт 7. Во всех регистрах элемен- 25 тов задержки 14 .2 будут записаны значения Х(0,0)М"У О, а в регистрах элементов 13.2 — значения Х(1,0)%W4,0.

В триггер 8 .2 записывается логическая

"1", которая разрешает запись отсче- 30 тов Х(0,1) и Х(1,1) в регистры 5.2 и 4.2 соответственно; в регистр 9.2 записывается первый элемент второй строки матрицы весовых коэффициентов

W4P в триггер 10.2 записывается ло- 3 гический "0" ° Сумматоры 11.2 и 12.2 выполняют операции А+В, на их выходах будут получены значения Х(1,0)f ж-И О + X(1,1)Ю+О и X(0,0)»W+0 +

+ X(0,1)М7 О соответственно.

Такт 8. Во всех регистрах элементов задержки 14. 1 будут записаны значения Х(2,0) -И О, а в регистрах элементов !3 .1 — значения Х(3,0W40.

В триггер 8.1 записывается логичес- 45 кая "1", которая разрешает запись отсчетов Х(2.1) и Х(3.1) в регистры

5.1 и 4.1 соответственно, в регистр

9 ° 1 записывается первый элемент второй строки матрицы весовых коэффициентов W O, в триггер 10.1 записывается логический "0" ° Сумматоры 11.1 и 12.1 выполняют операцию А+В, на их выходах будут получены значения

Х(3,0)eW О + Х(3 ° 1)»W40 и Х(2,0)Ю О+

+ Х(2, 1)»И О соответственно. В первый регистр элементов задержки !4.2 будет записано значение Х(0,0)+W O +

+ X(0,1)+И40, а в первый регистр элемента 13. 2 — значение Х(1,0},»1, p +

+ Х(1,1}М4 0, В триггер 8.2 записывается логический "0", в регистр 9.2 записывается второй элемент второй

1 строки матрицы весовых коэффициентов

М<1, в триггер 10.2 записывается логический "0". Сумматоры 11.2 и 12.2 выполняют операцию А+В, на их выходах будут получены значения Х(1,0)Ю

«, 0 + Х(1,1) W 1 и X(0,0)»W O +

+ Х(0, 1)»Wg! соответственно.

Такт 15. На выходе сумматора 12.2 будет получено значение Y(0 0)

Х(0,0)»W О + Х(О,!)»W О +Х(0,2)ЮМО+

+Х(0,3)4W40, а на выходе сумматора

11.2 — значение Y(1,0) =Õ(1,0)+Wgp +

Х(1) 1)МИ О+Х(1,2)кW P + Х(1,3)+Wgp.

Эти значения поступят на входы умножителей 20.2 и 21.2 соответственно через входы коммутаторов 17.2 и 16.2, так как в триггер 15.2 будет записана логическая "1", которая будет присутствовать там еще три следующих такта. Эти значения в следующем такте будут записаны в первые регистры элемента задержки 19 .2 и 18. 2, на входы умножителей 21.2 и 20.2 поступят весовые коэффициенты W О с выходов узлов 26 .2 и 25.2, которые будут держаться еще три следующих такта, на выходе сумматора 23 ° 2 будет получено значение Y(0,0)+Wgp +

+ Y(1 0)Ì-И О, которое в следующем такте будет записано в регистр 22.2.

Такт 16. На выходе сумматора 12.1 будет получено значение Y(2,0)

= Х(2,0)+W@0 + Х(2,1)Ж4 0 + Х(2,2)4

+M40 + Х(2,3)+W40, а на выходе сумматора 11.1 значение Y(3,0)=Х(3,0)%

%44qО + Х(3,1)»-W+0 + Х(3 ° 2)»W+0 +

+ Х(3,3)»И О. Эти значения поступят на входы умножителей 20.1 и 21.1 соответственно через входы коммутато% ров 1 7. 1 и 16. 1, так как в тригг ер

15.1 будет записана логическая "1".

На,другие входы умножителей 21. 1 и

20.1 поступят весовые коэффициенты

W40.е выходов узлов 26.1 и 25.1, которые будут держаться еще три следую» щих такта, на выходе сумматора 23.1 будет получен первый коэффициент преобразования Фурье

F(0,0) -т(0,0) Ю О + Y(1,0) +P +

+ 7(2,0)НУ+О + Y(3,0)»W40 который в следующем такте будет записан в регистр 22.1, выход которого

1652981 (2) = x4tW, 10 такт 19

F(0,2) =7(0,2)%W4„O + Y(1,2)yW40 +

+ Y(2,2}Þ40 + Y(3,2)% W O, такт 20

Р(0,3) 7(0,3)!bW@0 + 7(1,3)»W40 +

+ Y(2,3)«W+0 + 7(3,3)%W O

В этом случае устройство состоит из N/2=2 процессорных модулей. В

20 этом режиме на информационные входы триггеров 10.2, 15.2 постоянно пос- тупает логическая "1", на информационный вход регистра 9,2 — двоичное число "1". Предполагается, что в исходном состоянии триггеры 10. 1„15.1 и регистры 9.1 находятся в единичном состоянии. В этом случае на входы умножителей 6. 1, 7.1 постоянно поступает единица, сумматоры 11.1, 12.1

ЗО выполняют операцию А+О, коммутаторы

16.1, 17.1 принимают информацию с входа, адрес, поступающий на вход регистра 27.2, изменяется в каждом такте на единицу с периодом N=4, В соответствии с описанным, состояние входов умножителей 20.1, 21.1 соответствует состоянию выходов регистров 4.1 и 5.1 соответственно, поэтому в дальнейшем состояние элементов

406i,7i,9i,1Оi,11.i, l2i, 13.1, 14.i, 15.i, 16.1, 11.1, 18.д)

19 ° i -не рассматривается.

Такт 1. На информационный вход устройства поступает отсчет Х(0), который записывается в регистр 3,1.

Такт 2. На информационный вход устройства поступает отсчет Х(1), который записывается в регистр 3.1; в регистр 3.2 записывается отсчет

58 Х(0)

Такт 3. На информационный вход устройства поступает отсчет Х(2), который записывается в регистр 3.1; в регистр 3.2 записывается отсчет

Х(1) .

Так как на выходе триггера 8.2 появилась логическая "1", в регистры

5.2 и 4.2 записываются отсчеты Х(0) и Х(1), которые поступают иа входы

24 является информационным выходом устройства.

Начиная с 18-ro такта на выходе устройства будут последовательно получены коэффициенты: такт 18

F(0,1)=Y(0,1)Ю,О + Y(1,1)«W О +

+ Y(2,1)4W4O + Y(3,1)«W4O

Смена весовых коэффициентов на выходах узлов постоянной памяти процессорных модулей будет происходить через каждые четыре такта, причем в процессорном модуле 1.1 с задержкой на один такт относительно процессорного модуля 7.2 за счет наличия регистра 27.1.

Начиная с 21-го такта на выходе устройства будут последовательно получены коэффициенты:

F(1,0) =Y(0,О) И,О + Y(1,0)Ю 1+

+Y(2,0)%Wg2 + Y(3 ° 0)Н743 21

Р(1, 1) =Y(0, 1) «W@0+Y(1, 1)«W41+

+Y(2, 1)%-Wg2+7(3, 1)%-W, 3 22

F (1, 2) =7(0, 2) W40+Y(1,2) «Ъ741+

+Y(2, 2) «042 + Y(3,2)7bWP3 23

F (1, 3) =Y(0,3)«-WgO+Y(1,3)М-1 7, 1+

+Y (2, 3)» И 2+7 (3, 3) «1743

F(2,0) =Y(0,0)«W@0+Y(1,0)Ф7»2+

+Y (2,0)«Wg 0+7 (3,0) «W42 25

F (2 в 1) =Y(Оэ 1)«ЯФО+7(1 ° 1) Ф-W42+

+Y(2, 1)qW4O+Y(3, 1)+042 26

F (2, 2) =Y(0,2)»Я40+7 (1, 2)я-М42+

+Y(2,2)Ì740+Y(3,2)«W 2 27

F(2,3)+Y(0,З) «WP0+Y(1, 3)«-042+

+Y(2,3)«W4O+Y(3,З) «1442 28

F(3,O) =7(О,O) «W40+7(1,0)«W+3+

+Y(2,0)Ì742+Y(3,0)«WP! 29

F(3,1) =Y(0, 1)«-И„О+7(1,1)»!7,3+

+Y(2, 1)«-Wg 2+7(3, 1)»Wq! 30

F (3, 2) =Y (О, 2 ) «Ч 40+7 (1, 2)» W4 3+

+Y(2,2)»W42+Y(3,2)«W41 3l

F(3,3) =Y(0, 3)«040 7(1, З)»И43+

+Y(2,З)«Мц.2+Y(З,З)«Ъ7»1 32

J где 7 (1, j ) =Х(1, 0) v-W 4.0+X (1, 1 ) «W4 j +

+Х(1,2)«Ъ, (2+))+Х(1,3)»М (З»-,7)

В дальнейшем работа устройства продолжается по описанному алгоритму, Рассмотрим работу устройства в режиме вычисления одномерного ДПФ.

Устройство вычисляет выражение где Х вЂ” исходный вектор входных отсчетов размерности N;

W — матрица весовых коэффициентов размерности N+N.

Рассмотрим работу устройства при

N=4.

1652981

35 умножителей 21. 1 и 20.2 соответственно, на другие входы этих умножителей поступают с выходов узлов "6.2 и 25.2 весовые коэффициенты М О, на выходе сумматора 23.2 будет получено значе5 ние X(O)4W40+Õ(1) Ë+0, которое в следующем такте будет записано в регистр 22.2.

Такт 4. На информационный вход уст10 ройства поступает отсчет Х(3), который записывается в регистр 3.1; в регистр 3.2 записывается отсчет Х(2).

Так как на выходе триггера 8.1 появилась логическая "1", в регистры 5.1 и 4. 1 записываются отсчеты Х(2) и

Х(3), которые поступают на входы умножителей 21. 1 и 20.1 соответственно, на другие входы этих умножителей поступают с выходов узлов 26.1 и 25.1 весовые коэффициенты М, О на выходе сумматора 24.1 будет получено значение X(2)KW40+X(3)+W<0, на выходе сумматора 23.1 будет получено значение

F (О) =X(0) W O+X(1)+W4 0+X f 2) М-У О+ 25

+ X(3)+WP которое в следующем такте будет записано в регистр 22.1.

Так как на выходе триггера 8.2 появился логический "О"„в регистрах

5.2 и 4.2 сохраняются отсчеты X(0) 30 и -Х(1), которые поступают, на входы умножителей 21 ° 2 и 20.2 соответственно. На другие входы этих умножителей поступают с выходов узлов 26.2 и 25.2 весовые коэффициенты W О и

W4 i на выходе сумматора 23.2 будет получено значение Х(0) 4%40+X(1)+W<1, которое в следующем такте будет записано в регистр 22.2.

Такт 5. Так как на выходе триггера 8.1 появился логический "0", в регистрах 5.1 и 4.1 сохраняются отсчеты Х(2) и Х(3), которые поступают на входы умножителей 21.1 и 20.1 соответственно. На другие входы этих 45 умножителей поступают с выходов узлов 26.1 и 25.1 весовые коэффициенты

W 2 и W З; на выходе сумматора 24.1 будет получено значение X(2)LW42 +

+ Х(3) W 3, на выходе сумматора 23.1 будет получено значение F(1)+X(0)+W+0+

+Х(1) И+1+Х(2) МИ 2+Х(3)Ю З, которое в следующем такте будет записано в регистр 22.1. Так как на выходе триггера 8 ° 2 логический "0", в регистрах

5.2 и 4.2 сохраняются отсчеты Х(0)

55 и Х(1), которые поступают на входы умножителей 21.2 и 20.2 соответственно; на другие входы этих умножителей поступают с выходов узлов 26.? и ?5.2 весовые коэффициенты W40 и Wq2 На выходе сумматора 23.2 будет получено значение X(0) W+O + X(1)+W<2, которое в следующем такте будет записано в р егистр 22 ..".

Такт 6. Так как на выходе триггера 8.1 логический "0", в регистрах 5.1 и 4.1 сохраняются отсчеты Х(2) и Х(3), которые поступают на входы умножителей 21.1 и 20.1 соответственно, на др угие входы э тих умножит ел ей поступают с выходов узлов 26.1 н

25.1 весовые коэффициенты W40 и W<2

На выходе сумматора 24.1 будет получено значение X(2)4W+0+X(3)+V42; на выходе сумматора 23.1 будет получено

sHa evve F(2) =X(0) W O+X(1)+Wq2 +

+ X(2)gW+O + Х(3)+Ы,„2, которое в следующем такте будет записано в регистр 2:. ..1. Так как на выходе триггера 8.2 логический "О", в регистрах

5.2 и 4.2 сохраняются отсчеты X(0) и Х(1), которые поступают на входы умножителей 21.2 и 20.2 соответственно; на другие входы этих умножителей поступают с выходов узлов 26.2 и 25.2 весовые коэффициенты V40 и И43. На выходе сумматора 23.2 будет получено значение X(0)+WqO +: Х(1)«-И З, которое в следующем такте будет записано в регистр 22.2.

Такт 7. Так как на выхоце триггера 8.1 логический "0", в регистрах

5.1 и 4.1 сохраняются отсчеты Х(2) и Х(3), которые поступают на входы умножителей 21.1 и 20.1 соответственно; на другие входы этих умножителей поступают с выходов узлов 27.1 и

25.1 весовые коэффициенты Wg2 и 0+1.

На выходе сумматора 24,1 будет папучено значение X(2)+W42 + X(3)+W41; на выходе сумматора 23.1 будет получено значение F(3) =Х(0)+И О+Х(1)й 3+

+Х(2)МХ42 + Х(3)М7 1, KQTopoe a cue дующем такте будет записано в регистр 22.1 и т.д.

При цифровой фильтрации при N = 4 устройство вычисляет выходные отсчеты фильтра в ссответствии с выражением

A(K)=X(K-0)ÔÍ(0) + Х(К-1) -Н(1) +

+Х(К-2) Н(2) + Х (К-3)+ Н (3), (3) где Н(1) — коэффициенты импульсной хар акт ерис ти ки;

Х(1) — отсчеты входного сигнала.

1652981!

При работе устройства в режиме фильтрации на вход триггера 8.N/2 постоянно поступает высокий уровень, который устанавливает все триггеры

8 в единичное состояние, что обеспе5 чивает прием исходных операндов в каждом такте в регистры 4р 5. На вход регистра 27.N/2 постоянно посту пает адрес, по которому в узлы 25

j26 записаны соответствующие коэффициенты импульсной характеристики фильтра. K началу процедуры цифровой фильтрации этот адрес записывается

| во все регистры 27. Состояние осталь15 ных модулей устройства такое же, как в режиме вычисления одномерного ДПФ, Первый выходной отсчет фильтра получаем через N/2 тактов, в каждом следующем такте на выходе фильтра появЛяется новый отсчет.

Формула изобретения

Устройство для цифровой обработки 25 игналовр содержащее N/2 процессорных модулей (N = размер обрабатываеМых последовательностей), блок управления и генератор тактовых импульсонр выход которого подключен к тактовому

ЗО фходу блока управления, первый тактовый выход которого подключен к первому тактовому входу N/2-го процесСорного моцрпн, пнрнннй ннформнцнонцыц выход i-го (= 1, N/2-1) процессорного модуля подключен му информационному входу (i+1) -r о

Процессорного модуля, второй информационный и первый тактовый выходы которого подключены соответственно к

Второму информационному и первому тактовому входам 1-ro процессорного

Модуля, второй информационный выход первого процессорного модуля является информационным выходом устройства

45 информационным входом и входом задания режима которого являются соответственно первый информационный вход первого процессорного модуля и вход задания рвкнма блока управления, причем каждый процессорный модуль содер- 5О жит два сумматора, два умножителя„ три регистра, первый триггер и второй регистр, выход которого подключен к информационному входу первого регистра и является первьм информацнонньм выходом процессорного модуля, первым информационным входом которого являются соединенные между собой информационные входы входного регистра и второго регистра, выход которого подключен к первому входу первого умножителя, выход которого подключен к первому информационному входу первого сумматора, выход первого регистра подключен к первому входу второго умножителя, выход второго сумматора подключен к информационному входу третьего регистра, выход которого является вторым информационньм выходом процессорного модуля, вторым информационным и первым тактовым входами которого являются соответственно первый вход второго сумматора и тактовый вход первого триггера, выход которого подключен к тактовым входам первого и второго регистров и является первым тактовьм выходом процессорного модуля, о тл и ч а ю щ е е с я тем, что, с целью расширения функциональных возможностей за счет вычисления двумер— ного дискретного преобразования Фурье, второй и третий тактовые выходы, адресный выход и выход задания коэффициента блока управления подключены соответственно к второму и третьему тактовым входам, адресному входу и входу коэффициента N/2-го процессорного модуля, второй и третий тактовые входы, адресный вход и вход коэффициента i-ro процессорного модуля подключены соответственно к второму и третьему тактовым выходам, адресному выходу и выходу коэффициента (i+1)-го процессорного модуля, причем в каждый процессорный модуль введены регистр адреса, третий и четвертый сумматоры, регистр коэффициента, второй и третий триггеры, третий и четвертый умножители, два коммутатора, четыре элемента задержки и два узла постоянной памяти коэффициентов выходы которых подключены к первым входам соответственно третьего и четвертого умножителей, выходы которых подключены соответственно к первому и второму входам третьего сумматора, выход которого подключен к второму входу второго сумматора, выход первого сумматора подключен к входу п ер ног о эл ем ен та зад ержхи и первому информационному входу перного коммутатора, выход которого подключен к второму входу третьего умножителя и входу второго элемента задержки, выход которого подключен к

1652981

l4 второму информационному входу перного коммутатора, выход второго умножителя подключен к первому информационному входу четвертого сумматора, выход которого подключен к входу третьего элемента задержки и первому информационному входу второго коммутатора, выход которого подключен к второму входу четвертого умножителя и входу четвертого элемента задержки, выход которого подключен к второму информационному входу второго коммутатора, выходы первого и третьего элементов задержки подключены к вторым информационным входам соответственно первого и четвертого сумматоров, информационный вход регистра адреса соединен с адресными входами первого и второго узлов постоянной памяти и является адресным входом процессорного модуля, вторым тактовым входом ко-.îðîãî является так овый вход второго триггера, выход которого подключен к входам синхронизации первого и четвертого сумматоров и является вторым тактовым выходом процессорного модуля, третьим тактовым входом которого является тактовый вход третьего триггера, выход которого подключен к управпяюпртм входам первого и второго коммутаторов и является третьим тактовым выходом процессорного модуля, входом коэффициента которого является информационный вход регистра коэффициента, выход которого подключен к вторым входам первого и второго умножителей и является выходом коэффициента процессорного модуля, адресным выходом которого является выход регистра адреса.

1652981

Составитель А . Баранов

Техред JI.Олийнык Корректор Н, Ревская

Редактор Т. Орловская

Заказ 2189 Тираж 4! 8 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР ! 13035, Москва, И-35, Рауаская наб., д. 4/5

Производственно-издательский комбинат "Патент", г. Улсгород, ул. Гагарина, !01