Устройство для селекции признаков объектов

Устройство для селекции признаков объектов

Иллюстрации

Показать все

Реферат

 

Изобретение относится к автоматике , в частности к устройству для селекции признаков объекта, и может быть использовано в информационнопоисковых системах. Цель изобретения - повышение надежности устройства . Устройство содержит регистры 1, 2 блоки 3-5 памяти, дешифраторы 6, 7, элементы ИЛИ 8, 9, элементы И 10-1, 10-2, сумматор 11, первую 12- 14 и вторую 15-17 группы элементов И, триггер 18, селектор 19 адреса, блок 20 формирования текущего адреса, мультиплексоры 21, 22, блок 23 синхронизации считывания, элементы 24-26 задержки с соответствующими связями. , 3 з.п. фюлы, 6 ил.

СОЮЗ COBETCHMX

СО@ФЛИСТИЧЕСНИХ

РЕСПУБЛИХ (192 . (И2 (st)s "* 06 К 9/36

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМ,К СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ ГКНТ СССР (213 4685754/24 (22) 03.(25.89 (46) 07.06.91. Мнит. 11 21 (71) Каунасский политехнический институт им. А.Снечкуса (72) 3.Й.Ветерис, Л.-Р.В.Ионтвнлайте, Р,С.Раулинайтис и Р»-А.В.Ветярис (53) 681.3 7.12(088»8) (56) Патент США. 12. 4242662, кл. G 06 К 9/32, 1980.

Авторское свидетельство СССР

22 1513437, кл. С 06 К 9/36, G 06 Р 3/00, 1986. (543 УСТРОЙСТВО ДЛЯ СЕЛЕКЦИИ ПРИЗНА

КОВ ОВЪЕКТОВ (57) Изобретение относится к автома2 тике, в частности к устройству для селекции признаков объекта, и может быть использовано в информационнопоисковых системах. Цель изобретеО вия — повышение надежности устройства, Устройство содержит регистры

1, 2 - блоки 3-5 памяти, дешифраторы

6, 7, элементы ИЛЕ-В, 9, элементы

И 10-1, 10-2, сумматор 11, первую 1214 и вторую. 15-17 группы элементов И, триггер 18, селектор 19 адреса, блок

20 формирования текущего адреса, мультиплексоры 2.1, 22,. блок 23 синхронизации считывания, элементы 24-26 задержки с соответствующими связями.

; 3 з.п. фюлы, 6 ил.

1654850

Изобретение относится к области автоматики, в частности к устройству для селекции признаков объектов, и может быть использовано в информационно-поисковых системах.

Цель изобретения состоит в повышении надежности селекции признаков в условиях помех.

На фиг. 1 представлена блок-схема устройства; на фиг. 2 - блок формирования текущего адреса;на фиг. 3 и

4 — мультиплексоры; на фиг. 5 - блок синхронизации считывания; на фиг.бселектор адреса.

Устройство (фиг. 1) содержит первый 1 и второй 2 регистры, первый 3, второй 4 и третий 5 блоки памяти, первый б и второй 7, дешифраторы, первый

8 и второй 9 элементы ИЛИ,первый 10-1 и второй 10-2 элементы И, сумматор

11, первая 12- t4 и вторая 15-17 группы элементов И, триггер 18 селектор

19 адреса, блок 20 формирования текущего адреса, . мультиплексоры 21 и

22, блок 23 синхронизации считывания, первый 24, второй 25 и третий 26, элементы задержки.

Блок формирования текущего адреса (фиг. 2) содержит счетчики 27, элементы И 28,и 29, элементы ИЛИ 30, элемент ИЛИ 31.

Мультиплексоры (фиг. 4 и 5) содержат группы 32 и 33 элементов И, элемент И 34, группу элементов ИЛИ

35, группы. элементов И 36 и 37, элемент И 38 группу элементов ИЛИ 39 соответственно.

Блок синхронизации считывания (фиг. 5) содержит, счетчик 40 триггер 41, элемент ИЛИ 42 и элементы 43 и 44 задержки.

На фиг. 1 показаны также входы

45-48 устройства и выходы 49-54, входы 55-58 селектора адреса, входы

59-64 и выходы 65 и 66 блока формирования текущего адреса„ входы 67;

72 и выходы 73 и 74 первого мультиплексора, входы 75-80 второго мультиплексора.

Селектор адреса (фиг. 6) содержит триггеры 81-83, элементы И 84-86,, элементы ИЛИ 87-89.

Устройство работает следующим образом.

Кодограмма сообщения от источника информации поступает на вход регистра 1 и заносится в наго синхросигналом системы передачи данных, поступающим на синхровход регистра 1.

Кодограмма сообщения имеет следующий вид, Код признака сооб- Код содержательщения ности части сообщения

Дешифратор 7 расшифровывает код признака сообщения.и в зависимости от его значения открывает один из элементов И 15-17.

Допустим, что код признака поступившего сообщения относится к сведениям, при которых высоким потенциалом дешифратора 7, соответствующим данному коду, будет открыт элемент И 16, на другой вход которого поступает синхроипульс, . задержанный элементом

26 задержки на время срабатывания регистра 1, Этот синхроимнульс проходит через элемент И 16 и одновременно поступает на вход селектора 19 адреса, на вход элемента ИЛИ 8 и на вход считывания фиксированной ячейки блока 3, выполненного в виде постоянного за30 поминающего устройства, Поступая на вход считывания фиксированной ячейки блока 3 памяти, импульс считывания считывает содержимое блока. 3 в регистр 2, куда оно заносится синхроимпульсом с выхода

35 элемента 24 задержки, задерживающего синхроимпульс на время считывания кода из блока 3 в регистр 2.

В каждой из фиксированных ячеек блока 3 хранится информация о номере . массива данных, куда должна быть на- . правлена поступившая информация, и о базовом адресе данного массива.

45 Код номера. массива Код базового адданных, к которому реса массива, ку-. относятся поступив- да заносятся пошие данные, ступившие данные

Дешифратор 6 расшифровывает код номера массива данных, куда должна поступить входная информация, и открывает одну из групп элементов И 1214, к входам которой подключен выход регистра 1 .

Синхроимнульс с выхода элемента

24 задержки проходит через элемент

ИЛИ 9 и после задержки элементов 25 на время срабатывания регистра 2 по5 165 ступает на входы элементов И 12-14, передавая через них содержимое регистра 1 в тот массив данных, куда она адресована.

Параллельно с описанным процессом адресации данных решается задача формирования контрольного файла данных, позволяющего контролировать как факт приема данных с автоматизированных ра бочих мест, так и идентичность данных, хранящихся в базах данных.

С этой целью выходы дешифратора 7 и селектора 19 соединены с входами блока 20; на один из входов которого для нашего примера подается высокий потенциал.

Учитывая, что в рассматриваемом случае открыт элемент И 16, то импульс с его выхода поступает через вход селектора 19 на единичный вход триггера 82 (фиг. 6) и устанавливает его в единичное состояние.

Кроме того, (фиг. 6) этот же импульс через другие элементы ИЛИ поступает на нулевые входы триггеров, сбрасывая их (или подтверждая) в исходное состояние.

Низким потенциалом с инверсного выхода триггера 82, подаваемым через вьцсод селектора 19 на третий вход элемента И 16, этот элемент запирается по третьему входу, Наоборот, высоким потенциалом с входа блока 20 будет открыта по управляющему входу группа элементов

И 28, через которые к входам элементов ИЛИ 30 будут подключены выходы соответствующего счетчика 27, находящегося в исходном состоянии.

Выходы счетчика 27 через элементы

И .28 и ИЛИ 30 на выход .65 блока 20 (фиг. 3) подключены к одному входу комбинационного сумматора 11, на другой вход которого поступает код базового адреса с выхода регистра 2..

Сумматор 11 прибавляет к базовому адресу текущий адрес — число полученных сообщений с данным признаком (в данный момент времени оно равно нулю), и на адресных входах блоков 4 и 5, выполненных в виде ОЗУ, устанавливается адрес ячейки памяти, куда должно быть записано сообщение.

В качестве импульса записи используется тот же импульс синхронизации с выхода элемента 25 задержки, который поступает на входы двух элементов И 10 (верхний .и нижний), а с их

4850 6 выхода — на входы соответствующего блока 4 или 5 памяти.

Учитывая, что триггер 18 находится в нулевом состоянии, высоким потенциалом с инверсного выхода триггера 18 будет открыт (верхний) элемент И 10 и импульс записи поступит только на вход записи блока 4.

Необходимость двух блоков памяти

4 и 5 обусловлена тем, что после заполнения соответствующих областей памяти один из блоков памяти отключается от режима записи входных кодограмм и переходит в режим считывания файла данных, а другой блок памяти, наоборот, из режима считывания переходит в режим записи.

Задача управления работой блоков

20 4 и 5 памяти реализуется мультиплек-: сорами 21 и 22.

Адрес ячейки записи, сформированный сумматором 11 описанным образом, поступает. на одни адресные входы

25 мультиплексоров 21 и 22, а адрес ячейки считывания подается на другие адресные входы этих мультиплексоров.

В рассматриваемом примере на адресный вход блока 4 памяти поступает

3р код адреса с выхода сумматора 11, так как на входы элементов И 32 подается разрешающий потенциал.

Элементы И 33 по одному входу блокированы низким потенциалом с прямого выхода триггера 18 (вход 70 блока 21). Заперт и элемент И 34 и тем же отрицательным потенциалом. В то же время у второго мультиплексора 22 элементы И 36 будут блокированы низ4 ким потенциалом с прямого выхода триггера 18, .а элементы И 37, на входы которых поступает код адреса считывания с блока 23, будут открыты высоким потенциалом с инверсного

45 выхода триггера 18. Этим же потенциалом будет открыт элемент И 38, через который на вход управления считыванием блока 5 поступают импульсы с выхода блока 23. ..Таким образом, блок 4 памяти будет находиться в режиме записи данных, а блок 5 — в режиме считывания данных, до тех пор, пока любой из счетчиков 27 числа кодограмм не зафиксирует заполнение блока 4 данными с соответствующим идентификационным признаком.

Тогда очередной импульс с выхода переполнения счетчика.27 (фиг. 3) про1654850

Формула изобретения

1. Устройство для селекции признаков объектов, содержащее первый регистр, информационный вход которого является информационным входом устройства, а синхронизирующий вход— первым синхронизирующим входом устройства, второй регистр, информационный вход которого соединен с выходом блока памяти, синхронизирующий входс выходом первого элемента задержки, а выход подключен к входу первого дешифратора, выходы которого подключены к одним входам элементов И

50 ходит через элемент ИЛИ 31 на выход блока 20 и затем поступает на счетный вход триггера 18, который, переходя в противоположное состояние, переводит блок 4 в режим считывания, а блок 5 — в режим записи.

Установка всех счетчиков 27 в исходное состояние осуществляется тем же импульсом блока 20. 10

Управление. считыванием информации из соответствующего блока памяти

4 или 5 осуществляется блоком 23, для чего на его вход 47 дается адрес считывания, а на вход 48 - импульс считывания.

По сигналу с входа 48 код адреса с входа 47 записывается в счетчик 40 и по кодовым шинам с выхода блока 23 .. поступает на входы мультиплексоров

21 и 22.

Кроме того, тот же импульс с вхо" да 48 проходит на вход элемента 43 . Задержки, где задерживается на время занесения кода в счетчик 40, и на 25 единичный вход триггера 41, переводя его в единичное состояние и выдавая тем самым высокий потенциал с прямого выхода на выход блока 23.

После задержки на время занесения 30 кода в счетчик 40 и сРабатывания триггера 4 1 на выходе блока 23 по= является импульс считывания, который поступает на входы .считывания мультиплексоров 21 и 22.

Как только адреса ячеек блока памяти по выбранному идентификационному признаку будут просмотрены, счетчик 40 переполняется и на его выходе переполнения появляется импульс., который возвращает триггер 41 в исходное состояние, и с выхода блока

23 снимается разрешающий потенциал. первой группы, первый элемент ИЛИ, выход которого .соединен с входом первого элемента задержки, второй элемент задержки, выход которого подключен к другим входам элементов И первой группы, а выходы являются информационными выходами устройства, первый и второй элементы И, входы которых соединены с выходом второго элемента задержки и с соответствующими выходами триггера, третий элемент задержки, вход которого подключен к первому синхронизирующему входу устройства, второй элемент ИЛИ и сумматор, отличающееся тем, что, с целью повышения надежности селекции признаков в условиях помех, оно .содержит второй дешифратор, информационный вход которого соединен с первым выходом первого регистра, элементы И второй группы, входы которых подключены к выходу третьего элемента задержки и к соответствующим выходам второго дешифратора, а выходы соединены с входами первого элемента ИЛИ и входами считывания первого блока памяти, селектор адреса, информационные входы которого подключены к выходам элементов И второй группы и третьега элемента задержки, одни выходы селектора адреса соединены с другими входами элементов

И второй группы, а другие подключены к входам второго элемента ИЛИ,опорный вход которого соединен с выходом первого элемента задержки, а выход подключен к входу второго элемента задержки, блок формирования текущего адреса, синхронизирующие входы которого соединены с выходами второго дешифратора, счетные входы,подключены к соответствующим выходам селектора адреса, первый выход блока формирования текущего адреса является синхранизирующим выходом устройства и соединен со счетным входом триггера, второй выход подключен к одному информационному входу сумматора, другой вход которого подключен к второму выходу второго регистра, блок .синхронизацйи считывания, информационный вход которого является адресным входом устройства, второй и третий блоки памяти, информационные входы которых соединены с .вторым выходам первого регистра, входы записи подключены к выходам первого и второго элементов И соответственно, 16548 а выходы являются первым и вторым информационными выходами устройства, и мультиплексоры, информационные входы которых соединены с выходами сум5 матора и блока синхронизации считывания, а выходы подключены к адресному входу и входу считывания блоков памяти, при этом другие входы элементов И первой группы соединены с вторым выходом первого регистра.

2. Устройство по п. 1, о т л ич а ю щ е е с я тем, что селектор адреса содержит триггеры, единичные входы KQTOpbK HBJIHI0TcR информационны- 15 ми входами селектора, нулевые входы подключены к выходам соответствующих элементов ИЛИ, входы которых соединены с соответствующими информационными входами селектора, и элементы 2п

И, одни входы которых подключены к прямым выходам соответствующих триггеров, другие являются синхронизирующим входом селектора, а выходы элементов И и инверсные выходы тригге ров — выходами селектора.

3.. Устройство по п. 1, о т л ич а ю щ е е с я тем, что блок формирования текущего адреса содержит счетчики, счетные входы которых яв- () ляются счетными входами блока, а выходы подключены к одним входам соотl0

50 ветствующих элементов И, другие входы которых являются синхронизирунщими входами блока, а выходы подключены к входам элементов ИЛИ группы, выходы которых являются выходами блока, и элемент ИЛИ,.входы которого соединены с выходами переполнения счетчиков, а выход является выходом блока и подключен к установочному входу счетчика.

4. Устройство по п. 1, о т л и-ч а ю щ е е с я тем, что блок синхронизации считывания содержит счетчик, информационный вход которого является адресным входом блока, а выход — первым выходом блока, первый элемент задержки, выход которого является вторым выходом блока и подключен к входу второго элемента задержки, выход которого соединен со счетным входом счетчика и с одним входом элемента ИЛИ,другой вход которого подключен к синхрониэирующему входу блока, а выход соединен с входом первого элемента задержки, и триггер, единичный вход которого подключен к синхронизирующему входу блока, нулевой вход соединен с выходом переноса счетчика, а прямой вьиод является третьим выходом блока..

1654850 о

92.3

Фиг. Ф

Составитель Т.Ничипорович

Редактор Л.Гратилло Техреду Л.Сердюкова Корректор С.Шекмар

Заказ 1953 Тираж 396 Подписное

ВНИИПИ Государственного комитета по изобретениям и открыгиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101