Устройство для решения задач математической физики

Устройство для решения задач математической физики

Иллюстрации

Показать все

Реферат

 

Изобретение относится к цифровой вычислительной технике и может быть использовано для решения одномерных задач математической физики Цель изобретения - повышение точности решения. Поставленная цель достигается тем, что устройство для решения задач математической физики содержит с первого по пятый блоки памяти 1-5, с первого по четвертый коммуторы 6-9. с первого по третий умножители 10-12, первый и второй сумматоры 13 и 14, первую и вторую группы элементов И 15 и 16, регистр 17 и блок 18 управления. 1 .ф-лы. 2 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (si)s G 06 Р 15/32

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4707821/24 (22) 20.06.89 (46) 15.06.91. 6юл. hb 22 (71) Одесский политехнический институт (72) А.В.Фрид, А.Г.Кисель и С.Е.Якубович (53) 681.325(088.8) (56) Авторское свидетельство СССР

3Ф 584314, кл. С 06 F7/32,,1975.

Авторское свидетельство СССР

М 691865, кл. G 06 F 15/34, 1976.. Ж 1656552 А1 (54) УСТРОЙСТВО ДЛЯ РЕШЕНИЯ ЗАДАЧ

МАТЕМАТИЧЕСКОЙ ФИЗИКИ (57) Изобретение относится к цифровой вычислительной технике и может быть использовано для решения одномерных задач математической физики, Цель изобретения— повышение точности решения. Поставленная цель достигается тем, что устройство для решения задач математической физики содержит с первого по пятый блоки памяти

1-5, с первого по четвертый коммуторы 6 — 9, с первого по третий умножители 10-12, первый и второй сумматоры 13 и 14, первую и вторую группы элементов И 15 и 16, регистр

17 и блок 18 управления. 1 з.п.ф-лы, 2 ил.

1656552

Изобретение относится к вычислительной технике и предназначено для решения одномерных задач математической физики, описываемых уравнениями вида

Q Ux 1} () QUtUx, 1t 5 а Р 4т

+f(x), x (О,L),t (О,Ч (1) с граничными условиями в точке x = О одного из следующих видов:

U(0 t) V0 °

10 а(((о, 1 ) чо

ЭО О,<

= -(хо (Чср — 0(Ол)) (4) и с граничными условиями в точке х - L "5 одного из следующих видов:

0(1 t) = Ч; (5) аи(,а}

Эх

Эи I t 20

З х — ®i (Чс — (- t)l а также с начальными условиями вида

U(x, О) = Чн(х). (8)

Цель изобретения — повышение точности решения.

На фиг.1 представлена схема устройства; на фиг.2 — схема блока управления, Устройство содержит с первого по пятый блоки 1-5 памяти, с первого по четвертый коммутаторы 6-9, первый, второй и 30 третий умножители 10, 11 и 12, первый и второй сумматоры 13 и 14, первую и вторую группы элементов И 15 и 16, регистр 17. блок 18 управления, первый и второй информационные входы устройства 19 и 20, 35 первый и второй входы режима работы устройства 21 и 22, выход 23 признака такта работы устройства и выход 24 результата устройства.

Блок 18 управления содержит генера- 40 тор тактовых импульсов 25, дешифраторы с первого по четвертый 26 — 29, первый и второй элементы И 30 и 31, элемент ИЛИ-НЕ

32, элементы ИЛИ с первого по четвертый

33 — 36, счетчик37, делитель частоты 3(". счет- 45 чик 39 по модулю N.

Устройство решает методом релаксации систему конечно-разностных уравнений, полученную в результате конечно-разностной аппроксимации задачи 50 (1). Расчетные зависимости имеют вид:

Uo =(1 — в) Uo +в V (9)

Axa+U1а s- + 1 (Р-(-)иа " w т т: (1Я 55

x"1

t1xQo lAp+UI + — — -4upxx (t -c) up * + pt : (11)

t + + Üxàp г+щ

Ои =(1 — в)0м + вЧ, (13) (111 -1+ аж+

Upt (1-ш)Ои а 14 (14) t+

0 6 - i + h x ot - Vcp + а.з + ам((й Ф

ux - (l - в) ((н" + + в : {15}1

1+-а +((ад где U(= U(l Л х, k. At); l = O,N; k = 1, К, а(о А С(Лх)/Л т б и

hx2 . - (x); = б

Ь х — шаг разбиения по координате Х;

At — шаг по времени; в — параметр метода релаксации;

S —. номер итерации на текущем шаге времени (S = 1, S), При этом уравнения (9) — (11) соответствуют различным видам граничных условий (2) — (4) в точке х = О, уравнения (13) — (15)— граничным условиям (5) — (7) в точке х = L.

Работа устройства начинается с процедуры начальной загрузки устройства.

Во время начальной загрузки на вход 22 устройства задается сигнал логической "1" при этом коммутаторы 6 — 9 соединяют вход

19 устройства с информационными входами блоков 1 — 3 и 5 памяти соответственно. По импульсам записи, подаваемым на вход 21, происходит запись данных в блоки 1 — 3 и 5 памяти, в регистр 17, в счетчик 37 и в делитель 38 частоты, запись сопровождается подачей на вход 20 кода адреса, при этом импульсы записи через элемент И 30 и дешифратор 29 проходят на выбранный выход дешифратора и поступают на вход синхронизации блока 1 памяти через элемент ИЛИ

34 или на вход синхронизации блока памяти

2 через элемент ИЛИ 35, или на вход синхронизации блока памяти 3 через элемент

ИЛИ 36 или на вход синхронизации блок памяти 3 через элемент ИЛИ ЗЗ, или на вход записи счетчика 37, или на вход записи делителя частоты 38 с соответствующих выходов дешифратора 29. В результате процедуры начальной загрузки в ячейки памяти блока 1 памяти записываются коды— о

f(, в ячейки памяти блока 2 памяти записываются коды a(, в ячейки памяти блока 3 памяти записываются коды U(= VH(i Лх), в

Oxx ячейки памяти блока 5 памяти записываются коды в/(2 + а)), в регистр 17 заносится код(1-в), в счетчик 37 — код числа К временных шагов К = Т/At, е делитель частоты — код числа итераций S.

1656552

В случае, если заданы граничные условия 1-ro или 2-го рода, решение при 1 = 0 и при i = N осуществляется аналогично, меняются лишь коды в блоках памяти, участвующие в вычислениях, в -оответствии с (19),(13), и (10), (14), Таким образом, пооисходит вычисление кодов Ц ь= (ГЙ, в соответствии с (9)-(15), полученные коды замещают коды

КЗ-1

Ui в блоке 4 памяти. Номер решаемого уравнения определяется содержимым счетчика по модулю N 39. При обнулении последнего, на выходе переноса генерируется импульс, уменьшающий содержимое делителя частоты на 1, что соответствует окончанию текущей итерации, кроме того, счетчик по модулю N устанавливается в состояние N. Эта процедура повторяется для

s = 1,S, что соответствует выполнению одного временного шага К номер которого определяется содержимым делителя частоты.

Когда выполняется последняя интерация S текущего временного шага!<, коды U записываются не только в блок 4 памяти, но и в блок 3 памяти. Для этого информационный вход блока 3 памяти соединяется с выходом сумматора 14 коммутатором 8. Одновремнено на выход 23 устройства поступает серия импульсов с генератора тактовых импульсов 25 через элемент ИЛИ-НЕ 32 и открытый элемент И 31, которая синхронизирует выдачу решения временного шага на выход 24 устройства.

Формула изобретения

1. Устройство для решения задач математической физики, содержащее первый и второй блоки памяти, блок управления, первый и второй сумматоры, первый и второй умножители, первую и вторую группы элементов И, о т л и ч а ю щ е е с я тем, что, с целью повышения точности решения задач математической физики, оно содержит третий, четвертый и пятый блоки памяти, третий умножитель, с первого по четвертый коммуторы и регистр, причем первый информационный вход устройства подключен к первому входу режима блока управления. к первым информационным входам коммутаторов с первого по четвертый и к информационному входу регистра, выход первого коммутатора подключен к информационному входу первого блока памяти, выход которого подключен к второму информационному входу первого коммутатора и к первому информационному входу первого сумматора, выход второго коммутатора подключен к информационному входу второго блока памяти, выход которого подключен к второму информационному входу второго коммутатора и к первому информационному входу первого умножителя, выход которого подключен к второму информационному входу первого сумматора, выход второго сумматора подключен к выходу результата устройства, к информационному входу третьего блока памяти и к второму информационному входу третьего коммутора, выход которого подключен к информационному входу четвертого блока памяти, выход которого подключен к третьему информационному входу третьего коммутатора и к второму информационному входу первого умножителя. выход третьего блока памяти подключен к первому информационному входу второго умножителя, выход которого подключен к первому информационному входу второго сумматора, выходы первой и второй групп третьего блока памяти подключены соответственно к первым входам элементов И первой и второй групп, выходы которых подключены соответственно к информационным входам первой и второй групп первого сумматора, выход которого подключен к первому информационому входу третьего умножителя, выход которого подключен к второму информационному входу второго сумматора, выход четвертого коммутатора подключен к информационному входу пятого блока памяти, выход которого подключен к второму информационному входу четвертого коммутатора и к второму информационному входу третьего умножителя, выход регистра подключен к второму информационному входу второго умножителя, второй информационный вход и первый вход режима устройства подключены соответственно к второму и третьему входам режима блока управления, второй вход режима устройства подключен к четвертому входу режима блока управления, к управляющим входам первого, второго и четвертого коммутаторов и к первому управляющему входу третьего коммутатора, первый и второй выходы блока управления подключены соответственно к входам синхронизации первого и второго блоков памяти, третий выход блока управления подключен к входам синхронизации третьего и четвертого блоков памяти, четвертый, пятый и шестой выходы блока управления подключены соответственно к входу записи-считывания регистра, к второмууправляющему входу третьего коммутатора, к выходу признака такта работы устройства, седьмой и восьмой выходы блока управления подключены соответственно к вторым входам элементов И первой и второй групп, девятый выход блока управления подклю1656552

Йиа 2

Составитель В. Смирнов

Редактор М. Недолуженко Техред M.Моргентал Коррек ор Л. Бескид

Заказ 205а Тираж 416 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

11!3035, Москва. Ж-35, Раушская наб., 4/5

Производственно-издательский комбинат "Патент". г, Ужгород, ул.Гагарина, 101 чен к входу синхронизации пятого блока памяти.

-2, Устройство по п.1, о т л и ч а ю щ е ес я тем, что блок управления содержит гене- ратор тактовых импульсов, с первого по четвертый дешифраторы, первый и второй элема,рты И, элемент ИЛИ-НЕ, с первого по четвертый элементы ИЛИ, счетчик, делитель частоты и счетчик по модулю N, где (И+3) — число точек по переменной Х при конечно-разностной аппроксимации исходной задачи, причем первый вход режима блока подключен к информационному входу счетчика и входу начальных данных делителя частоты, первый и второй выходы которого подключены соответственно к входу первого дешифратора и к счетному входу счетчика, выход которого подключен к входу второго дешифратора, выход которого подключен к первому входу элемента ИЛИ-НЕ, выход которого подключен к первым входам элементов ИЛИ с первого по четвертый, к вычитающему входу счетчика по модулю N и к первому входу первого элемента И, первый и второй выходы счетчика по модулю N подключены соответственно к входу разрешения делителя частоты и к входу третьего дешифратора, второй и третий входы режима блока управления подключены соответственно к информационному входу четвер-. того дешифратора и к первому входу второго элемента И, выход которого подключен к входу разрешения четвертого дешифрато5 ра, с первого по четвертый выходы которого подключены соответственно к вторым входам элементов ИЛИ с первого по четвертый, четвертый вход режима подключен к второму входу второго элемента И и к второму

10 входу элемента ИЛИ-НЕ, третий вход которого подключен к выходу генератора тактовых импульсов, пятый выход дешифратора подключен ко входу записи счетчика, шестой выход дешифратора подключен к входу t5 записи делителя частоты и к входу установки счетчика по модулю й, выходы второго, третьего, четвертого элементов ИЛИ и седьмой выход дешифратора подключены соответственно к выходам с первого по

20 четвертый блока управления, выход первого дешифратора подключен к пятому выходу блока управления и к второму входу первого элемента И, выход которого подключен к шестому выходу блока управле25 ния. первый и второй выходы третьего дешифратора и выход nepsoro элемента

ИЛИ подключены соответственно к седьмому, восьмому и девятому выходам блока управления.