Оперативное запоминающее устройство

Оперативное запоминающее устройство

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и может быть использовано в вычислительных устройствах и системах обработки информации. Устройство содержит блоки памяти 1, дешифратор 2, элементы ИЛИ первой 4 и второй 3 групп, элементы И первой 5 и второй 6 групп, буферный регистр 7, блоки сравнения 8, элемент И 9, элемент И-НЕ 10. Изобретение позволяет повысить быстродействие устройства за счет одновременного чтения однородной информации из всех блоков памяти. 1 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (l9) ((О (я)5 G 11 С 11/ОО

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4702791/24 (22) 05,05.89 (46} 15,06.91. Бюл. М 22 (72) А.А,Кузнецов, В,П.Онышко, Е,Я.Ваврук и С.Я,Перепичка

{53) 327.681.6 (088.8) (56) Авторское свидетельство СССР

N- 1095233, кл.G 11 С 11/00, 1983, Авторское свидетельство СССР

f4 1383441, кл. G 11 С 1-1/О, 1986.

{54) ОПЕРАТИВНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО (57) Изобретение относится к вычислительной технике и может быть использовано в вычислительных устройствах и системах обработки информации. Устройство содержит блоки памяти 1, дешифратор 2, элементы

ИЛИ первой 4 и второй 3 групп, элементы И первой 5 и второй 6 групп, буферный регистр 7, блоки сравнения 8, элемент И 9, элемент И-НЕ 10. Изобретение позволяет повысить быстродействие устройства за счет одновременного чтения однородной информации из всех блоков памяти. 1 ил.

1656591

Изобретение относится к вычислительной технике и может быть использовано в вычислительных устройствах и системах обработки информации.

Цель изобретения — повышение быстродействия устройства.

На чертеже приведена структурная схема оперативного запоминающего устройства.

Устройство содержит N блоков памяти

1, дешифратор 2, элементы ИЛИ второй 3 и первой 4 групп, элементы И первой 5 и второй 6 групп, буферный регистр 7, блоки 8 сравнения, элемент И 9. элемент И вЂ” НЕ 10.

На чертеже обозначены контрольный выход

11, вход 12 группового чтения, вход 13 чтения, вход 14 записи, адресные входы 15, информационные входы 16, выход 17 ин,центификации, информационные выходы 18 и вход 19 групповой записи, Устройство работает следующим образом.

При обращении к устройству на адрес ные входы 15 поступает M-разрядныи адрес, старшие К разрядов которого поступают на дешифратор 2. младшие (M Ê) разрядов которого поступают на адресные входы N блоков памяти 1. На одном из выходов дешифратора 2 вырабатывается сигйал выборки N-ro блока памяти, который поступает на первые входы соответствующих элементов И первой 5 и второй 6 групп, разрешая прохождение сигналов записи (ЗП) и чтения (ЧТ) на соответствущий блок 1 памяти, При выполнении процедуры записи на входе 19 групповой записи сигнал отсутст вует. На информационные входы 16 пода отся записываемые данные, которые записываются в блок 1 памяти, определяемый дешифратором 2.

При выполнении процедуры чтения на входе группового чтения 12 сигнал отсутствует, Блок 1 памяти, номер которого определяет дешифратор 2, выставляет на своем информационном выходе считываемые данные, поступающие через соответствующий буферный регистр 7 на информационный выход устройства 10.

Сигнал идентификации на выходе 17 указывает период занятости соответствующего блока, памяти.

При,.бнулении М блоков 1 памяти или заполнении их однородной информацией во время тестирования младшие (M — K) разрядов адреса поступают на адресные входы

N блоков 1 памяти. На информационные входы 16 подаются записываемые данные

На вход групповой записи 19 подается сигнал, являющийся в данном случае обобщен20

30 3 L)

50 ным сигналом записи, который поступае через элементы ИЛИ группы 4 на вход записи всех блоков 1 памяти, При чтении однородной информации из

N блоков 1 памяти во время тестирования младшие (M-К) разрядов адреса поступают на адресные входы N блоков 1 памяти. На вход группового чтения 12 подается сигнал, являющийся в данном случае обобщенным сигналом чтения. Блоки 1 памяти одновременно выставляют на своих информационных выходах данные, которые через буферные регистры 7 поступают на информационный выход 18 устройства. Информация с информационных выходов блоков 1 памяти поступает поразрядно на блоки 8 сравнения, При этом первые разряды N блоков 1 памяти поступают на первую схему 8 сравнения, вторые разряды — на вторую схему сравнения, последние M-e разряды поступают на M-ю схему сравнения. Количество блоков 8 сравнения определяется информационной разрядностью блоков 1 памяти.

Если информация на выходе N блоков памяти 1 одинакова, то на выходе элемента

И 9 присутствует сигнал единичного уровня, а на выходе элемента И вЂ” НЕ 10 — сигнал нулевого уровня, что свидетельствует о том, что в блоках памяти по данному адресу записана однотипная информация, которая выдается на информационный выход 18.

Если информация на выходе N блоков памяти 1 различна (даже в одном разряде), то на выходе элемента И 9 присутствует сигнал нулевого уровня, а на выходе элемента И вЂ” НЕ 10 — сигнал высокого уровня, что свидетельствует о том, что в блоках памяти 1 по данному адресу записана разная информация, Для анализа номера неисправного блока необходимо провести процедуру чтения по данному адресу из каждого блока 1 памяги отдельно.

Изобретение позволяет повысить быстродействие устройства за счет одновременного чтения однородной информации из всех блоков памяти.

Формула изобретения

Оперативное запоминающее устройство, =одержащее блоки памяти, дешифратор, элементы И первой и второй групп, элементы ИЛИ первой группы, выходы которых соединены с входами записи соответствующих блоков памяти, информационные входы которых объединены и являются информационными входами устройства, адресные входы блоков памяти объединены и являются адресными входами первой группы устройства, первые входы элементов

1656591

Составитель М. Лапушкин

Редактор Л. Пчолинская Техред M,Ìoðãåíòàë Корректор М. Шароши

Заказ 2055 Тираж 352 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101

ИЛИ первой группы соединены с выходами соответствующих элементрв И второй группы, первые выходы которых соединены с первыми входами соответствующих элементов И первой группы и с соответствующими выходами дешифратора, входы которого являются адресными входами второи группы устройства, вторые входы элементов И первой группы объединены и являются входом чтения устройства. вторые входы элементов И второй группы объединены и являются входом записи устройства, вторые входы элементов ИЛИ первой группы объединены и являются входом групповой записи устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия устройства, в него введены элементы

ИЛИ второй группы, буферные регистры, блоки сравнения, элемент И и элемент

И вЂ” НЕ, первый вход которого соединен с первыми входами элементов ИЛИ второй группы и является входом группового чтения устройства, выходы элементов И первой

5 группы соединены со вторыми входами соответствующих элементов ИЛИ второй группы, выходы которых соединены с входами чтения соответствующих блоков памяти, информационные выходы которых пораз10:рядно соединены с. входами соответствующих блоков сравнения, выходы которых соединены с входами элемента И, выхоД которого соединен с вторым входом элемента И-НЕ, выход которого является контроль15 ным выходом устройств выходы блоков памяти соединены с входами соответствующих буферных регистров, выходы которых объединены и являются информационными выходами устройства,