Таймер
Иллюстрации
Реферат
Изобретение относится к автоматике и вычислительной технике и позволяет осуществлять счет несинхронизированных импульсов без ограничения на скважность, стабильность и период следования, больший минимального, а также выполнять доступ по записи и чтению к содержимому таймера. Целью изобретения является расширение функциональных возможностей за счет обеспечения доступа в таймер во время записи и чтения. Поставленная цель достигается за счет введения блока 5 запросов, преобразователя 6 кодов, группы 7 коммутаторов , элементов И 9 и 11, группы 10 элементов ИЛИ и дешифраторов 8 и 12. 2 з.п. ф-лы, 9 ил.
СОЮЗ СОВЕТСКИХ
СОЦИАЛИСТИЧЕСКИХ
РЕСПУБЛИК (53)5 G 06 F 1/14
ГОСУДАРСТВЕН.ЫИ КОМИТЕТ
ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ
ПРИ ГКНТ СССР
ОПИСАНИЕ ИЗОБРЕТЕНИЯ
К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ
Ю.
17
18 0
Ql
00 (л)
00 (21) 4452662/24 (22) 08.07.88 (46) 23.06.91. Бюл, М 23 (72) В.Е.Зенин, Е.О.Поливода, А.Н.Скворцов, А.У.Ярмухаметов, О.И.Дапин и В,6. Матвеев (53) 681.3 (088.8) (56) Заявка Японии
N 55-18384, кл. G 06 F 1/04, опублик. 1980.
Авторское свидетельство СССР
М 1038931, кл. G 06 F 1/04, 1983, (54) ТАЙМЕР (57) Изобретение относится к автоматике и вычислительной технике и позволяет осу!
Ж,, 1658138 Al ществлять счет несинхрониэированных импульсов без ограничения на скважность, стабильность и период следования, больший минимального, а также выполнять доступ по записи и чтению к содержимому таймера, Целью изобретения является расширение функциональных возможностей эа счет обеспечения доступа в таймер во время записи и чтения. Поставленная цель достигается эа счет введения блока 5 запросов, преобразователя 6 кодов, группы 7 коммутаторов, элементов И 9 и 11, группы 10 элементов ИЛИ и дешифраторов 8 и 12. 2 з.п. ф-лы, 9 ил, 1658138
Изобретение относится к автоматике и вычислительной технике, Целью изобретения является расширение функциональных возможностей за счет обеспечения доступа в таймер во время записи и чтения, На фиг.1 показана структурная схема таймера; на фиг,2 — 5 — структурные схемы блока управления, блока счета и коммутатора, блока запросов соответственно; на фиг.6- алгоритм работы блока управления; на фиг.7 — временная диаграмма, иллюстрирующая его работу; на фиг.8— структурная схема преобразователя кодов; на фиг.9 — временная диаграмма примера доступа к таймерам.
Таймер содержит блок 1 памяти, блок
2 управления, блок 3 счета, коммутатор 4, блок 5 запросов, преобразователь 6 кодов, группу 7 коммутаторов, дешифратор 8, элемент И 9, группу 10 элементов ИЛИ, элемент И 11, дешифратор 12, группу 13 входов длительности временного интервала, вход
14 разрешения чтения, вход 15 разрешения работы, вход 16 конца работы, группу 17 входов начального адреса, вход 18 разрешения записи, группу 19 входов начальной установки, выход 20 блокировки, группу 21 информационных выходов, выход 22 прерывания.
Блок 2 управления содержит вход 23 разрешения работы, вход 24 конца работы, группу 25 входов начального адреса, вход
26 разрешения записи, вход 27 разрешения увеличения адреса, группу 28 адресных выходов, выход 29 блокировки, выход 30 разрешения записи, первый 31 и второй 32 выходы разрешения увеличения адреса, выход 33 останова, тактовый выход 34.
Блок 3 счета содержит вход 35 разрешения счета, коммутационный вход 36, вход 37 разрешения записи, входы 38 и 39 блока, группу 40 выходов, выход 41.
Коммутатор 4 содержит группу 42 адресных входов, адресные входы 43 и 44, информационный вход 45, группу 46 информационных входов.
Блок 5 запросов содержит группу 47 адресных входов, стробирующий вход 48, группу 49 входов начальной установки, Блок 2 управления содержит генераторы 50 и 51 импульсов, распределитель 52 импульсов, триггеры 53 — 55; элементы ИНЕ 56 и 57, элементы И 58-63 элементы
ИЛИ 64 и 65, регистр 66, дешифратор 67 и счетчик 68. Распределитель 52 импульсов имеет первый 69, второй 70 и третий 71 выходы.
20
Генератор 51 импульсов вырабатывает
25 импульсы, поступающие на вход распреде30
Блок 3 счета содержит мультиплексор
72, регистр 73 и параллельный полусумматор 74.
Коммутатор 4 содержит мультиплексор
75 и элемент И-ИЛИ 76. Блок 5 запросов содержит дешифратор 77 и группу 78 триггерое. Преобразователь б кодов содержит шифратор 79 и элемент 80 запрета.
Блок 2 управления реализован в виде синхронного автомата, причем состояние этого автомата определяется значениями триггера 55 (доступа) и двухразрядного регистра 66 (состояния). Состояния автомата имеют следующие названия: 000 — "ОЖИДАНИЕ"; 001 — "УВЕЛИЧЕНИЕ СТАРШЕЙ
СЕКЦИИ"; 010 — "ПРОПУСК ЯЧЕЙКИ"; 011—
"УВЕЛИЧЕНИЕ МЛАДШЕЙ СЕКЦИИ"; 100—
"ДОСТУП ПРОЦЕССОРА".
Старший разряд кода состояния — значение триггера 55 доступа. средний разрядзначение первого разряда регистра 66 состояния, младший разряд — значение второго разряда регистра 66 состояния. лителя 52 импульсов, на выходах которого формируются три серии импульсов, синхронизирующих работу таймера. Периоды всех трех серий совпадают, Частота следования импульсов генератора 51 импульсов должна не менее чем в шесть раз превышать тактовую частоту центрального процессора (ЦП).
Иначе требуется обеспечение синхронизации работы ЦП и таймера в состоянии "ДОСТУП ПРОЦЕССОРА" одним из известных методов.
Генератор 50 импульсов вырабатывает импульсы, задающие период цикла модификации таймеров. Этот период должен быть не больше периода максимальной счетной частоты таймера. Кроме того, этот период должен быть больше суммы времени увеличения на единицу всех секций таймера и времени самого длительного доступа ЦП, так как в противном случае возможны потери отсчетов времени.
Импульс с выхода генератора 50 импульсов поступает на установочный вход триггера 53. единичный сигнал с выхода которого является запросом на модификацию таймербв. После окончания модификации таймеров на вход сброса триггера 53 поступает сигнал переноса счетчика 68 и сбрасывает его, Блок 3 счета предназначен для увеличения на единицу содержимого текущей секции. Входы 36, 37 и 35 блока 3 счета соединены соответственно с адресным входом мультиплексора 72, входом записи регистра 73 и входом переноса параллельного
1658138
55 полусумматорэ 74. Выход мультиплексора
72 соединен с информационным входом регистра 73, выход которого соединен с информационным входом параллельного полусумматора 74. Информационный выход и выход переноса параллельного полусумматора 74 соединены соответственно с выходами 40 и 41 блока 3 счета.
Первый вход каждого разряда параллельного полусуммэтора 74 соединен с выходом переноса предшествующего разряда, выход переноса соединен с первым
° входом следующего разряда, второй вход соединен с выходом соответствующего разряда регистра 73, э выход суммы является соответствующим разрядом информационного выхода параллельного полусуммэторэ
74. Первый вход младшего разряда соединен с входом переноса, э выход переноса старшего разряда является выходом переноса параллельного полусуммэтора 74.
Коммутатор 4 предназначен для формирования сигнала, определяющего необходимость увеличения следующей секции или ячейки блока 1 памяти. Первый разряд многоразрядного выхода блока 5 запросов соединен с первым входом элемента И-ИЛИ 76, остальные разряды выхода блока 5 запросов соединены определенным образом с информационными входами мультиплексора
75. Ячейку, выбираемую при определенном значении счетчика 68, и информационный вход мультиплексора 75, выбираемый при этом же значении счетчика 68, назовем соответствующими друг другу. При этом разряд выхода блока 5 запросов, соответствующий следующему таймеру, соединен с информационным входом мультиплексора 75, соответствующим самой старшей ячейке предыдущего таймера. Остальные информационные входы мультиплексора 75 запроса соединены с выходом 41 переноса блока 3 счета, Блок 5 запросов предназначен для формирования сигналов запросов нэ продвижение таймеров. Входы 48 и 47 блока 5 запросов. соединены соответственно с входом разрешения и адресным входом дешифратора 77, выходы которого соединены с входами сброса группы 78 триггеров запросов так, что каждый выход дешифраторэ
77, соответствующий самой младшей ячейке определенного таймера, соединен с входом сброса триггера запроса группы 78, соответствующего данному таймеру.
Число таймеров определяется числом триггеров запросов в группе 78. Нэ динамический вход установки каждого из триггеров запросов группы 78 поступает счетная частота соответствующего таймера, 5
Преобразователь 6 кодов предназначен для опознавания состояний, соответствующих увеличению любой секции ячейки таймера, кроме старшей (в данной реализации— состояние "УВЕЛИЧЕНИЕ МЛАДШЕЙ
СЕКЦИИ" ), и содержит шифратор 79 (в данной реализации — инвертор) и элемент 80 запрета. Шифратор 79 выполняет опознавание состояния "УВЕЛИЧЕНИЕ СТАРШЕЙ
СЕКЦИИ".
Дешифратор 8 предназначен для формирования импульсов разрешения зэписи блока 1 пэмяти в цикле увеличения таймеров и может быть реализован, например, на микросхеме 531ИД7 с инверторами нэ выходах.
Дешифратор 12 предназначен для формирования сигналов переносов из старших разрядов таймеров и может быть реализован, например, нэ микросхеме 531ИД7.
Коммутация входов мультиплексора 75 запроса (фиг.4) показана для случая, когда число таймеров равно трем и первый таймер занимает ячейки с 0 по 2, второй — ячейки с
3 по 5, третий — ячейки 6 и 7.
Таймер работает следующим образом.
Исходными состояниями таймера являются состояния "ОЖИДАНИЕ" и "ДОСТУП
ПРОЦЕССОРА". Если при включении питания таймер оказался в состоянии
"УВЕЛИЧЕНИЕ МЛАДШЕЙ СЕКЦИИ", "УВЕЛИЧЕНИЕ СТАРШЕЙ СЕКЦИИ" или
"ПРОПУСК ЯЧЕЙКИ", то в соответствии с алгоритмом работы блока 2 управления импульсы с выхода 69 распределителя 52 импульсов через элемент И 60 поступают нэ счетный вход счегчикэ 68, вследствие чего число тактов не превышает удвоенный коэффициент пересчета счетчика 68, на его выходе переноса формируется сигнал, поступающий на вход сброса триггера 53, нулевой сигнэл с выхода которого поступает нэ входы элемента И 58 и элемента ИЛИ 64.
Вследствие этого таймер переходит в исходное состояние "ОЖИДАНИЕ".
Нэчэльнэя установка, изменение значения и считывание значения таймера выполняется ЦП. Он вырабатывает сигнал доступа, поступающий через вход 15 на второй вход элемента И 62. Если значение регистра 66 состояния нулевое (выполняется цикл модификации таймера), то нулевой сигнал с первого выхода дешифраторэ
67 через элемент И 62 поступает нэ установочный вход триггера 55 доступа, запрещая его установку. Единичный сигнал с инверсного выхода триггера 55 поступает на выход 20, что является квитанцией для
ЦП о том, что доступ к таймеру невозможен.
1658138
ЦП подает сигнал доступа на вход элемента И 62 до тех пор, пока значение регистра 66 не станет нулевым (таймер перешел в состояние "ОЖИДАНИЕ" после окончания цикла модификации таймера). При этом единичный сигнал с первого выхода дешифратора 67 поступает на первый вход элемента
И 62, а импульс с выхода 70 распределителя
52 импульсов через элемент И 62 поступает на установочный вход триггера 55 и устанавливает его в единицу. Нулевой сигнал с инверсного выхода триггера 55 поступает на выход 20, что является квитанцией для ЦП о том, что таймер перешел в состояние "ДОСТУП ПРОЦЕССОРА" (код-100). Кроме того, этот сигнал поступает на вход запрета сброса регистра 66, подтверждая его нулевое значение.
Затем ЦП подает на вход 17 адрес первой ячейки того таймера, к которому выполняется доступ. Этот адрес поступает на информационный вход счетчика 68. При этом на вход 18 ЦП подает сигнал разрешения записи адреса, поступающий на второй вход элемента И-HE 57. Импульс с выхода
70 распределителя 52 импульсов поступает на первый вход элемента И-НЕ 57, отрицательный импульс с выхода которого поступает нв вход записи счетчика
68, вызывая запись в него адреса, поступающего с входа 17.
Этот адрес с информационного входа счетчика 68 поступает на входы адреса блока 1 памяти, выбирая тем самым первую ячейку того таймера, к которому выполняется доступ.
При выполнении доступа по чтению значения таймера на вход 14 подается нулевой сигнал, поступающий через элемент И 9 на первые входы группы 10 элементов ИЛИ.
Нулевой сигнал с выхода второго разряда регистра 66 состояния поступает на второй вход разрешения дешифратора 8, с выхода которого нулевые сигналы через группу 10 элементов ИЛИ поступают ма входы разрешения записи блока 1 памяти, задавая тем самым режим чтения. Считанное значение адресуемой ячейки через выход 21 поступает в ЦП.
При выполнении доступа ао записи значения в таймер на вход 14 подается единичный сигнал, поступающий на первый вход элемента И 9. Импульс с выхода 71 распределителя 52 импульсов через элемент И 9 и группу 10 элементов ИЛИ поступает на входы разрешения записи блока 1 памяти, выполняя запись в адресуемую ячейку значения, поступающего с выходов группы 7 коммутаторов. При этом нулевой сигнал, поступающий с инверсного выхода триггера
55 доступа на адресные входы группы 7 коммутаторов, вызывает коммутацию на выходы группы 7 коммутаторов данных
ЦП, поступающих через группу входов 13 на первые информационные входы группы 7 коммутаторов.
Аналогичным образом выполняется доступ к любой ячейке любого таймера. Доступ как почтению, так и по записи выполняется одновременно к всему блоку 1 памяти, Окончив доступ к таймеру, ЦП вырабатывает сигнал окончания доступа, поступающий через вход 16 на второй вход элемента
И 63. На выходе 70 распределителя 52 импульсов вырабатывается импульс, поступающий через элемент И 63 на вход сброса триггера 55 доступа и сбрасывающий его в нуль, вследствие чего таймер переходит в состояние "ОЖИДАНИЕ". При этом единичные сигналы с первого выхода дешифратора 67 состояния и инверсного выхода триггера 55 доступа поступают соответственно на первый и второй входы элемента
И 61. Затем на выходе 71 распределителя
52 импульсов вырабатывается импульс, поступающий через элемент И 61 на вход сброса счетчика 68 адреса и сбрасывающий его в нуль, Исходное состояние — продвижение таймера. Нулевой сигнал с первого выхода дешифратора 67 блокирует установку триггера 55. В этом такте продвижные таймера завершается, вследствие чего по импульсу с выхода 69 распределителя 52 импульсов в регистр 66 записываются нули (состояние
"ОЖИДАНИЕ" ), ЦП вырабатывает сигнал доступа, поступающий через вход 15 на второй вход элемента И 62. Единичный сигнал с первого выхода дешифратора 67 состояния поступает на первый вход элемента И
62, а импульс с выхода 70 распределителя
52 импульсов через элемент И 62 поступает на установочный вход триггера 55 и устанавливает его в единицу. Нулевой сигнал с инверсного выхода триггера 55 поступает на выход 20, что является квитанцией для ЦП о том, что таймер перешел в состояние "ДОСТУП ПРОЦЕССОРА" (код-100). Кроме того. этот сигнал поступает на вход запрета сброса регистра 66 состояния, подтверждая его нулевое значение.
Затем ЦП подает на вход 17 адрес первой ячейки того таймера, к которому выполняется доступ (нв диаграмме — ячейка 3).
Этот адрес поступает на информационный вход счетчика 68 адреса. При этом на вход
18 ЦП подает сигнал разрешения записи адреса, поступающий на второй вход элемента И-НЕ 57. Импульс с выхода 70 распределителя 52 импульсов поступает на первый
1658138
10
40
50
55 вход элемента И-НЕ 57, отрицательный импульс с выхода которого поступает на вход запрета записи счетчика 68 адреса, вызывая запись в него адреса, поступающего с входа 17. Этот адрес с информационного выхода счетчика 68 гюступает на входы адреса блока 1 памяти, выбирая тем самым первую ячейку таймера, к которому выполняется доступ, ЦП подает на вход 14 единичный сигнал, означающий, что к таймерам выполняется доступ по записи. Этот сигнал поступает ма первый вход элемента И 9. Импульс с выхода 71 распределителя 52 импульсов через элемент И 9 и группу 10 элементов ИЛИ поступает на входы разрешения записи блока 1 памяти, выполняя запись в адресуемую ячейку значения, поступающего с выходов группы 7 коммутаторов. При этом нулевой сигнал, поступающий с инверсного выхода триггера 55 доступа на адресные входы группы 7 коммутаторов, вызывает коммутацию на выходы группы 7 коммутаторов данных ЦП (на диаграмме — Д1), поступающих через группу входов 13 на первые информационные входы группы 7 коммутаторов.
В следующем такте аналогично выполняется запись в ячейку 4 данных Д2, Затем на вход 14 подается нулевой сигнал, означающий, что к таймерам выполняется доступ по чтению. Этот сигнал через элемент И 9 поступает на первые входы группы 10 элементов ИЛИ. Нулевой сигнал с выхода второго разряда регистра 66 состояния поступает на второй вход разрешения дешифратора 8, с выхода которого нулевые сигналы через группу 10 элементов ИЛИ поступают на входы разрешения записи блока 1 памяти, задавая тем самым режим чтения. Считанное значение адресуемой ячейки (на диаграмме — ячейка 1) через выход 21 поступает в ЦП.
В следующем такте аналогично выполняется чтение иэ ячейки 2.
Затем на вход 16 ЦП подает единичный сигнал, означающий, что доступ к таймеру окончен. Этот сигнал поступает на второй вход элемента И 63. На выходе 70 распределителя 52 импульсов вырабатывается импульс, поступающий через элемент И 63 на вход сброса триггера 55 доступа и сбрасывающий его в нуль. вследствие чего таймер переходит в состояние "ОЖИДАНИЕ". При этом единичные сигналы с nepsoro выхода дешифратора 67 состояния и инверсного выхода триггера 55 доступа поступают соответственно на первый и второй входы элемента
И 61. Затем на выходе 71 распределителей
52 импульсов вырабатывается импульс, поступающий через элемент И 61 на вход сброса счетчика 68 адреса и сбрасывающий его в нуль, Частота циклов увеличения таймеров задается генератором 50 импульсов, вырабатывающим импульсы, поступающие на установочный вход триггера 53. По фронту такого импульса триггер 53 устанавливается в единицу, а единичный сигнал с его выхода поступает на второй вход элемента И 58 и через элемент ИЛИ 64 — на первый вход элемента И 58. Если таймер находится в состоянии "ДОСТУП ПРОЦЕССОРА", то сигналы на выходах элементов И 58 и 59 не влияют на работу таймера, так как регистр
66 состояния сброшен.
Если таймер находится в состоянии
"ОЖИДАНИЕ", то на вход запрета сброса регистра 66 состояния подается единичный сигнал, разрешающий параллельную запись в регистр; а счетчик 68 адреса сброшен в нуль. При этом нулевой сигнал с четвертого выхода дешифратора 67 состояния поступает на второй вход элемента И-НЕ 56. единичный сигнал с выхода которого через элемент И 58 поступает на вход первого разряда регистра 66 состояния.
Единичный сигнал с первого выхода дешифратора 67 состояния поступает на второй и шестой входы элемента И-ИЛИ 76.
Нулевой сигнал с выхода второго разряда регистра 66 состояния поступает через преобразователь 6 на третий вход элемента ИИЛИ 76. При этом сигнал с выхода первого триггера запроса группы 78 через элемент
И-ИЛИ 76 поступает на информационный вход триггера 54. Импульс с выхода 71 распределителя 52 импульсов поступает на вход разрешения записи триггера 54, в который записывается значение первого триггера запроса группы 78.
Значение запроса на увеличение таймера с выхода триггера 54 через элемент И 59 поступает на вход второго разряда регистра
66 состояния.
Затем импульс с выхода 69 распределителя 52 импульсов поступает на вход разрешения записи регистра 66 состояния, в который заносятся значения с выходов элементов И 58 и 59.
Таким образом, при единичном значении триггера 53 (есть запрос на модификацию таймера) из состояния "ОЖИДАНИЕ" (код=000) таймер переходит либо в состояние "УВЕЛИЧЕНИЕ МЛАДШЕЙ СЕКЦИИ" (код=011) — при единичном значении первого триггера запроса группы 78, либо — в состояние "ПРОПУСК ЯЧЕЙКИ" (код=001)— при нулевом значении первого триггера запроса группы 78.
1658138
Если таймер перешел в состояние "УВЕЛИЧЕНИЕ МЛАДШЕЙ СЕКЦИИ", то нулевое значение с информационного выхода счетчика 68 адреса поступает на входы адреса блока 1 памяти, При этом значение нулевой ячейки (самой младшей ячейки таймера) блока 1 поступает на информационные входы блока 3 счета. Единичный сигнал с выхода первого разряда регистра 66 состояния через вход 36 блока 3 счета поступает на адресный вход мультиплексора 72, вследствие чего на информационный вход регистра 73 подается значение первой секции нулевой ячейки.
Затем импульс с выхода 70 распределителя 52 импульсов поступает нэ вход записи регистра 73, с выхода которого значение первой секции нулевой ячейки поступает на информационный вход параллельного полусумматора 74. С выхода второго разряда регистра 66 состояния на вход переноса параллельного полусумматора 74 поступает единичный сигнал, вследствие чего на его информационном выходе формируется значение, большее на единицу значения первой секции нулевой ячейки. Это значение через вторые информационные входы группы 7 коммутаторов поступает на все информационные входы блока 1 памяти, так как на адресные входы группы 7 поступает единичный сигнал с инверсного выхода триггера 55 доступа.
Если все разряды первой секции нулевой ячейки содержат единицы, то на выходе переноса параллельного полусумматора 74 формируется единичный сигнал.
Так как ЦП не выполняет доступ к таймеру, то на вход 14 подается нулевой сигнал, поступающий через элемент И 9 на первые входы группы 10 элементов ИЛИ, На адресный вход и первый вход разрешения дешифратора 8 поступают единичные сигналы с выходов регистра 66 состояния.
Импульс с выхода 71 распределителя 52 импульсов через дешифратор 8 и первый элемент ИЛИ группы 10 поступает на вход разрешения записи первого сектора памяти блока 1, вследствие чего в первую секцию нулевой ячейки записывается значение, большее на единицу исходного.
Импульс с выхода первого элемента
ИЛИ группы 10 поступает также на вход разрешения дешифратора 77, на адресный вход которого поступает нулевое значение, вследствие чего нэ первом выходе дешифратора 77 формируется импульс, сбрасывающий первый триггер запроса группы 78, Единичные сигналы с выходов регистра
66 состояния поступают на входы преобразователя 6, на выходе которого формируется единичный сигнал, поступающий на третий и пятый входы элемента И-ИЛИ 76, на второй вход которого поступает нулевой сигнал с первого выхода дешифратора 67
5 состояния.
Сигнал с выхода переноса параллельного полусумматора 74 через элемент И-ИЛИ
76 поступает на информационный вход триггера 54. Импульс с выхода 71 распреде10 лителя 52 импульсов поступает на вход записи триггера 54, в который заносится значение переноса параллельного полусумматора 74.
Единичные сигналы с выхода триггера
15 53 и четвертого выхода дешифратора 67 состояния поступают на второе входы элементов И-HE 56 и И 58 и через элемент ИЛИ 64на первый вход элемента И 59. При этом значение триггера 54 через элементы И-НЕ
20 56 и И 58 в инверсном виде поступает на вход первого разряда, а в прямом виде через элемент И 59 — на вход второго разряда регистра 66 состояния. Затем вновь происходит запись в регистр 66 состояния.
25 Таким образом, иэ состояния "УВЕЛИЧЕНИЕ МЛАДШЕЙ СЕКЦИИ" (код-011) при наличии переноса при увеличении секции таймер переходит в состояние "УВЕЛИЧЕНИЕ СТАРШЕЙ СЕКЦИИ" (код-001), при от30 сутствии переноса — в состояние "ПРОПУСК
ЯЧЕЙКИ" (код-010).
При любом другом значении счетчика 68 адреса в состоянии "УВЕЛИЧЕНИЕ МЛАДШЕЙ СЕКЦИИ" таймер работает аналогич35 но, за исключением того, что сброс триггера запроса группы 78 определенного таймера происходит в состоянии "УВЕЛИЧЕНИЕ
МЛАДШЕЙ СЕКЦИИ" только при увеличении самой младшей ячейки данного таймера.
40 Если таймер перешел в состояние "УВЕЛИЧЕНИЕ СТАРШЕЙ СЕКЦИИ", тона информационные входы блока 3 счета поступает значение той же ячейки блока 1, что и в предшествующем ему состоянии "УВЕЛИ45 ЧЕНИЕ МЛАДШЕЙ СЕКЦИИ". Однако на адресный вход мультиплексора 72 с выхода первого разряда регистра 66 состояния поступает нулевой сигнал, вследствие чего на информационный вход регистра 73 по50 дается значение второй секции адресуемой ячейки, Затем импульс с выхода 70 распределителя 52 импульсов поступает на вход записи регистра 73, с выхода которого значение
55 второй секции адресуемой ячейки поступает на информационный вход полусумматора
74, С выхода второго разряда регистра 66 состояния на вход переноса полусумматора
74 поступает единичный сигнал, вследствие чего на его информационном выходе форми13
1658138 руется значение, большее на единицу значения второй секции адресуемой ячейки. Это значение через вторые информационные входы группы 7 коммутаторов поступает на все информационные входы блока 1 памяти, так как на адресные входы группы 7 коммутаторов поступает единичный сигнал с инверсного выхода триггера 55 доступа, Если все разряды второй секции адресуемой ячейки содержат единицы, то на выходе переноса полусумматора 74 формируется единичный сигнал переноса, поступающий на первый вход элемента И 11.
Нулевой сигнал с выхода элемента И 9 поступает на первые входы группы 10 элементов ИЛИ. На адресный вход и первый вход разрешения дешифратора 8 поступают соответственно нулевой и единичный сигналы с выходов регистра 66 состояния. Импульс с выхода 71 распределителя 52 импульсов через дешифратор 8 и второй элемент ИЛИ группы 10 поступает на вход разрешения записи второго сектора блока 1 памяти, вследствие чего во вторую секцию адресуемой ячейки записывается значение, большее на единицу исходного.
Импульс с выхода второго элемента
ИЛИ группы 10 поступает также на второй вход элемента И 11. Если при этом Hà первый вход элемента И 11 поступает единичный сигнал переноса, то на его выходе формируется сигнал разрешения дешифратора 12. Если при этом на адресный вход дешифратора 12 поступает адрес, соответствующий самой старшей ячейке определенного таймера, то на соответствующем разряде выхода 22 формируется импульс переноса из старшего разряда этого таймера, Нулевой сигнал с выхода первого разряда регистра 66 состояния через преобразователь 6 поступает на третий и пятый входы элемента И-ИЛИ 76, на второй и шестой входы которого поступает нулевой сигнал с первого выхода дешифратора 67 состояния.
На выходе мультиплексора 75 запроса формируется сигнал "запроса" по следующему правилу: если текущий адрес (он поступает на адресный вход мультиплексора 75) соответствует самой старшей ячейке увеличиваемого таймера, то значение сигнала "запроса" равно значению триггера запроса следующего таймера, в противном случае оно равно значению сигнала переноса блока 3 счета.
С выхода мультиплексора 75 сигнал "запроса" через элемент И-ИЛИ 76 поступает на информационный вход триггера 54. Импульс с выхода 71 распределителя 52 импульсов поступает на вход записи триггера
54, в который заносится значение сигнала
"запроса".
Единичный сигнал с второго выхода дешифратора 67 состояния через элемент
5 ИЛИ 65 поступает на первый вход элемента
И 60. Импульс с выхода 69 распределителя
52 импульсов через элемент И 60 поступает на счетный вход счетчика 68 адреса. По фронту этого импульса значение счетчика 68
10 адреса увеличивается на единицу.
Если при этом значение счетчика становится максимальным, то по спаду импульса на выходе 69 распределителя 52 импульсов на выходе переноса счетчика 68 адреса фор15 мируется сигнал переноса, поступающий на вход сброса триггера 53. Последний сбрасывается, что означает окончание цикла модификации таймера, В том случае, если таймер находится в
20 состоянии "УВЕЛИЧЕНИЕ СТАРШЕЙ СЕКЦИИ" при обработке ячейки с максимальным адресом, то нулевые сигналы с выхода триггера 53 и четвертого выхода дешифратора 67 состояния через элементы ИЛИ 64 и
25 И 58 и 59 поступают на информационные входы регистра 66 состояния, вследствие чего по спаду импульса, поступающего с выхода 69 распределителя 52 импульсов, таймер переходит в состояние "ОЖИДА30 НИЕ", т.е. таймер заканчивает цикл модификации.
Если триггер 53 не сброшен, то единичный сигнал с его выхода поступает на второй вход элемента И 58 и через элемент
35 ИЛИ 64 — на первый вход элемента И 59, Нулевой сигнал с четвертого выхода дешифратора 67 состояния поступает на вход элемента И-НЕ 56, единичный сигнал с выхода которого через элемент И 58 поступает на
40 вход первого разряда регистра 66 состояния, а на вход второго разряда через элемент И 59 поступает значение "запроса" с выхода триггера 54.
Таким образом, в том случае, если обра45 батывается не последняя ячейка блока
1 памяти, то иэ состояния "УВЕЛИЧЕНИЕ
СТАРШЕЙ СЕКЦИИ" (код=001) таймер переходит либо в состояние "УВЕЛИЧЕНИЕ
МЛАДШЕЙ СЕКЦИИ" (код=001) — при еди50 ничном сигнале "запроса", либо в состояние
"ПРОПУСК ЯЧЕЙКИ" (код=001) — при нулевом сигнале "запроса". В любом случае происходит увеличение значения счетчика 68 адреса.
55 Если таймер перешел в состояние
"ПРОПУСК ЯЧЕЙКИ", то нулевое значение второго разряда регистра 66 состояния запрещает запись в блок 1 памяти, сброс триггеров запроса группы 78, формирование переносов таймера дешифратором 12 и
1658138
16 переноса блока 3 счета. Единичный сигнал с третьего выхода дешифратора 67 состояния через элемент ИЛИ 65 поступает на первый вход элемента И 60. Импульс с выхода 69 распределителя 52 импульсов через элемент И 60 поступает на счетный вход счетчика 68 адреса. По фронту этого импул ьса значение счетчика 68 адреса увеличивается на единицу, Сигнал "запроса" на выходе мультиплексора 75 формируется так же, как и для состояния "УВЕЛИЧЕНИЕ СТАРШЕЙ СЕКЦИИ", однако значение сигнала переноса блока 3 счета в этом случае равно нулю, Переход таймера в следующее состояние выполняется также, каки для состояния
"УВЕЛИЧЕНИЕ СТАРШЕЙ СЕКЦИИ", Таким образом, таймер находится в состоянии
"ПРОПУСК ЯЧЕЙКИ" до тех пор, пока значение счетчика 68 адреса не станет равным адресу самой младшей ячейки таймера, триггер запроса которого установлен в единицу. При этом таймер переходит в состояние "УВЕЛИЧЕНИЕ МЛАДШЕЙ СЕКЦИИ".
Если такого триггера запроса не найдется, то при увеличении счетчика 68 адреса происходит сброс триггера 53 и таймер переходит в состояние "ОЖИДАНИЕ", Таким образом, содержимое таймера увеличивается на единицу при наличии запроса от соответствующей счетной частоты, после чего этот запрос сбрасывается.
При отсутствии запроса от определенной счетной частоты содержимое соответствующего таймера не изменяется.
Формула изобретения
1. Таймер, содержащий блок памяти, блок управления, блок счета и коммутатор, причем группа адресных выходов блока управления соединена с группой адресных входов блока памяти, группа выходов которого соединена с группой информационных входовблокасчета,отл ичаю щийся тем, что, с целью расширения функциональных воэможностей эа счет обеспечения доступа в таймер во время записи и чтения, в него введены блок запросов, преобразователь кодов, группа коммутаторов, два элемента И, группа элементов ИЛИ и два дешифратора, причем первые группы информационных входов коммутаторов группы являются группой входов длительности временных интервалов таймера, первый вход первого элемента И является входом разрешения чтения таймера, вход разрешения работы блока управления является входом разрешения работы таймера, вход конца работы блока управления является входом конца работы таймера, группа входов начального адреса блока управления яв10
55 выход блока управления соединен со стробирующим входом второго дешифратора и с вторым входом первого элемента И, выход которого соединен с первыми входами элементов ИЛИ группы, выходы которых соединены с группой входов разрешения записи блока памяти, третий выход блока управления соединен с первым входом преобразователя кодов, с первым информационным входом второго дешифратора и с входом разрешения счета блока счета, выходы второго дешифратора соединены с вторыми входами элементов ИЛИ группы, четвертый выход блока управления соединен с коммутирующим входом блока счета, с вторым входом преобразователя кодов и с вторым информационным входом второго дешифратора. выход преобразователя кодов соединен с первым адресным входом коммутатора, пятый выход блока управления соединен с вторым адресным входом коммутатора, выход которого соединен с входом разрешения увеличения адреса блока управления, тактовый выход блока управления соединен с входом разрешения записи блока счета, выход переноса блока счета соединен с информационным входом коммутатора и с первым входом второго элемента И, выход первого элемента ИЛИ группы соединен со стробирующим входом блока запросов, выход и-го элемента ИЛИ группы (где п — число разрядов длительности временного интервала таймера) соединен с вторым входом второго элемента И, выход которого соединен со стробирующим входом первого дешифратора, выход которого является выходом прерывания таймера, группа входов начальной установки блока запросов является группой входов начальной установки таймера, группа выходов блока запросов соединена с группой информационных входов коммутатора. ляется группой входов начального адреса таймера, вход разрешения записи блока управления является входом разрешения записи таймера, группа выходов блока управления соединена с группой адресных входов коммутатора, с группой адресных входов блока запросов и с группой информационных входов первого дешифратора, группа выходов блока счета соединена с вторыми группами информационных входов коммутаторов группы, первый выход блока управления соединен с управляющими входами коммутаторов группы и является выходом блокировки таймера, выходы коммутаторов группы соединены с информационными входами блока памяти, группа выходов блока памяти является группой информационных выходов таймера, второй
17
1658138
2. Таймер по п.1, о тл и ч а ю щи и с я тем, что блок управления содержит два генератора импульсов, распределитель им= пульсов, три триггера, два элемента И-НЕ, шесть элементов И, два элемента ИЛИ, ре- 5 гистр, дешифратор и счетчик, причем выход первого генератора импульсов соединен с входом установки в "1" первого триггера, выход которого соединен с первым входом первого элемента И и с первым входом 10 первого элемента ИЛИ, выход второго генератора импульсов соединен с тактовым входом распределителя импульсов, первый выход которого соединен с первым входом второго элемента И и с входом разрешения 15 записи регистра, второй выход распределителя импульсов соединен с первым входом первого элемента И-НЕ, с первым входом третьего элемента И, с первым входом четвертого элемента И и является тактовым 20 выходом блока, третий выход распределителя импульсов соединен с первым входом пятого элемента И, с синхровходом второго триггера и является вторым выходом блока, информационный вход второго 25 триггера является входом разрешения увеличения адреса блока, выход второго триггера соединен с первым входом второго элемента И-HE и с первым входом шестого элемента. И, первый выход дешифратора со- 30 единен с вторым входом третьего элемента
И, с вторым входом пятого элемента И и является пятым выходом блока, второй и третий выходы дешифратора соединены соответственно с первым и вторым входами 35 второго элемента ИЛИ, выход которого соединен с вторым входом второго элемента И, выход которого соединен со счетным входом счетчика, группа разрядных выходов которого является группой выходов блока. 40 выход переноса счетчика соединен с входом сброса в "0" первого триггера, третий вход третьего элемента И является входом разрешения работы блока, второй вход четвертого элемента И является входом конца 45 работы блока, выход третьего элемента И соединен с входом установки в "1" третьего триггера, выход четвертого элемента И соединен с входом сброса в ноль третьего триггера, инверсный выход которого соединен с входом сброса в "0" регистра, с третьим входом пятого элемента И и является первым выходом блока, выход пятого элемента
И соединен с входом сброса в "0" счетчика, группа информационных входов которого является группой входов начального адреса блока, второй вход первого элемента И-НЕ является входом разрешения