Арифметический расширитель

Арифметический расширитель

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике, в частности может быть использовано в управляющих, моделирующих и вычислительных комплексах в качестве сопроцессора. Цель изобретения - расширение функциональных возможностей за счет обеспечения вычисления квадратного корня. Арифметический расширитель содержит N K-разрядных вычислительных модулей, блок управления, блоки управления первым и вторым сумматорами, блок согласования, блок начальной установки, первый и второй блоки анализа. Кроме того, он содержит блок занесения, а в каждый K-разрядный вычислительный модуль дополнительно введен блок формирования разрядов для формирования второго операнда сумматоров K-разрядных вычислительных модулей, а также задействованы входы поразрядного занесения, поразрядного управления в первом регистре. Новым в устройстве является реализация операции извлечения корня, причем на каждом такте выполнения операции извлечения корня по сигналам блока управления (устройством) блоки анализа формируют две соседние цифры корня и частичных остатков путем анализа выходных сигналов сумматоров и второго регистра K-разрядных вычислительных модулей. Старшие цифры результата поступают через блок согласования в регистры K-разрядных вычислительных модулей, причем четныев один регистр, а нечетныев другой. Преобразование цифр результата в дополнительный код производится на вычитателях K-разрядных вычислительных модулей и блока согласования. Преобразование исходных операндов в знакоразрядный код из дополнительного выполняется монтажными соединениями на входах первого и второго регистров K-разрядных вычислительных модулей. 8 ил.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК рц G 06 F 7/49, 7/552

Г и1

1,!, ", 1 -g jó" il

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СЮ4ДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЬГГИЯМ

ПРИ ГКНТ СССР (21) 4693874/24 (22) 24.05.89 (46) 07.07.91. Бюл. Ф 25 (71) Институт проблем моделирования в энергетике АН УССР (72) В.В.Аристов, А.В.Зарановский, Л.И.Тарасенко-Зеленая и А.А.Бальва (53) 681.325 (088.8) (56) Авторское свидетельство СССР

1472899, кл. G 06 F 7/32, 1987.

Авторское свидетельство СССР

1566341, кл. G 06 F 7/49, 1988. (54) АРИФМЕТИЧЕСКИЙ РАСШИРИТЕЛЬ (57) Изобретение относится к вычислительной технике, в частности мо— жет быть использовано в управляющих, моделирующих и вычислительных комплексах в качестве сопроцессора.

Цель изобретения — расширение функциональных возможностей за счет обеспечения вычисления квадратного корня.

Арифметический расширитель содержит и К-разрядных вычислительных модулей, блок управления, блоки управления первым и вторым сумматорами, блок согласования, блок начальной установки, первый и второй блоки анализа.

Кроме того, он содержит блок занесения, а в каждый К-разрядный вычислительный модуль дополнительно введен

=Ф

Изобретение относится к цифровой вычислительной технике, в частности к вычислительным системам со знакоразрядным кодированием информации, и может быть использовано в управляющих, моделирующих и вычислительных машинах в качестве сопроцессора для

2 блок формирования разрядов для формирования второго операнда сумматоров К-разрядных вычислительных модулей, а также задействованы входы поразрядного занесения, поразрядного управления в первом регистре. Новым в устройстве является реализация операции извлечения корня, причем на каждом такте выполнения операции извлечения корня по сигналам блока управления (устройством) блоки анализа формируют две соседние цифры корня и частичные остатки путем анализа выходных сигналов сумматоров и вто рого регистра К-разрядных вычислительных модулей. Старшие цифры ре-. зультата поступают через блок согласования в регистры К-разрядных вычислительных модулей, причем чет-, .ные — в один регистр, а нечетные С: в другой. Преобразование цифр результата в дополнительный код произ- 2 водится на вычитателях К-разрядных >,1 вычислительных модулей и блока согла- аиу сования. Преобразование исходных one- p рандов в знакоразрядный код из дополнительного выполняется монтажными соединениями на входах первого и второго регистров К-разрядных выСЛ числительных модулей. 8 ил. 00

Ф выполнения операций умножения, делефя и извлечения корня

Цель изобретения — расширение функциональных возможностей устройства за счет обеспечения вычисления квадратного корня.

1661758

На фиг. 1 изображена блок-схема арифметического расширителя; на фиг.2 — блок-схема К-разрядного вычисли .;льного модуля; на фиг.3—

5 блок-схема блока занесения, на фиг.4блок-схема блока формирования разрядов; на фиг.5 — блок-схема блока управления; на фиг.6 — временные диаграммы работы; на фиг.7 — диаграмма функционирования блока формирования разрядов; на фиг.8 — таблица, где представлена логика работы блока анализа при формировании цифр результата при выполнении операции вычисления квадратного корня, Арифметический расширитель (фиг, 1} содержит п К-разрядных вычислительных модулей 1, блок 2 управления, блок 3 управления первым сумматором, блок 4 управления вторым сумматором, блок 5 согласования, первый 6 и второй 7 блоки анализа, блок 8 начальной установки, причем запускающий вход 9 устройства соединен с запускающим входом блока 2 управления и с запускающими. входами 10 всех К-разрядных вычислительных модулей, первые информационные входы 1 1 которых соединены между собой, с первым информационным входом блока 8 начальной установки и первой информационной входной шиной 12, вторая информаци. онная входная шина 13 соединена с вторым информационным входом 14 каж35 дога из К-разрядных вычислительных модулей и вторым информационным входом блока 8 начальной установки, вход начального занесения которого соединен с выходом начального занесения блока 2 управления, управляющий вход которого соединен с управляющим входом 15, расширителя, вход внешней синхронизации 16 которого соединен с входом внешней синхронизации блока 2 управления, вход режима которого соединен с входами режима первого 6 и второго 7 блоков анализа и блока 5 согласования, а также с входом 17 режима, выход 18 останова соединен с выходом останова блока 2 управления, первый 19 и второй 20 последовательные входы соединены с первыми ; входами блоков 3 и 4 управления первым.и вторым соответственно сумматорами, а первая и вторая информаци-, 55 онные выходные шины 21 и 22 соединены с первым, вторым параллельными выходами блока 5 согласования, первыми информационными выходами 23 всех К-разрядных вычислительных модулей 1 и вторыми информационными выходами 24 всех К-разрядных вычислительных модулей 1 соответственно, первый информационный последовательный выход 25 каждого предыдущего

К-разрядного вычислительного модуля

1 соединен с первым информационным последовательным входом 26 каждого последующего К-разрядного вычислительного модуля, второй информационный последовательный выход 27 каждого предыдущего К-разрядного вычислительного модуля 1 соединен с вторым информационным последовательным входом 28 каждого последующего

К-разрядного модуля, а первый и второй информационные последовательные коды первого X-разрядного вычислительного модуля соединены с первой и второй соответственно информационными последовательными выходными шинами блока 5 согласования, первая и вторая входные шины переносов которого соединены с входом положи-! тельного и отрицательного переносов блока 8 начальной установки, вторым выходом 29 положительного и отрицательного переносов первого К-разрядного вычислительного модуля и входной шиной блока логических элементов первого блока 6 анализа, первым выходом 30 положительного и отрицательного переносов первого К-разрядного вычислительного модуля 1 соответственно, первый 31 и второй 32 входы положительного и отрицательного переносов каждого предыдущего

К-разрядного вычислительного модуля

1 соединены с первым и вторым соответственно выходами положительного и отрицательного переносов каждого последующего К-разрядного вычислительного модуля 1, установочные входы 33 всех К-разрядных вычислительных модулей 1 соединены между собой и с выходом занесения блока 8 начальнбй установки, выход знака которого соединен с входами знака делителя обоих блоков 6 и 7 анализа, входные шины сигналов управления сумматорами первого 6 и второго 7 блоков анализа соединены с выходами блоков управления вторым и первым соответственно сумматорами 4 и 3, управляющие входы блоков управления первым 3 и вторым 4 сумматорами сое5 16 динены между собой и с управляющим входом 15, вторые входы блоков управления первым 3 и вторым 4 сумматорами соединены с четвертым 34 и пятым 35 соответственно информацион- ными последовательными выходами первого К-разрядного вычислительного модуля 1, вход 36 управления вторым сумматором которого соединен с выходной шиной сигналов управления сумматорами первого блока 6 анализа, с входами управления вторым сумматором всех К-разрядных вычислительных модулей 1 и с первым и вторым информационными входами блока 5 согласования, а вход 37 управления первым сумматором которого соединен с выходной шиной сигналов управления сумматорами второго блока 7 анализа, с входами управления первым сумматором всех К-разрядных вычислителъных мо дулей 1 и с третьим и четвертым информационными входами блока 5 согласования, обнуляющий вход которого соединен с обнуляющим входом блока

8 начальной установки, обнуляющими входами 38 всех К-разрядных вычислительных модулей 1 и обнуляющим выходом блока 2 управления, первый синхронизирующий выход которого соединен с первым синхронизирующим входом .39 всех К-разрядных вычислительных модулей 1, синхронизирующим входом блока 8 начальной установки и первым синхронизирующим входом блока 5 согласования, второй синхронизирующий вход которого соединен с вторым синхронизирующим выходом блока 2 управления и вторыми синхронизирующими входами 40 всех К-разрядных вычислительных модулей 1, выход блока 8 начальной установки соединен с входной пеной блока логических элементов второго блока 6 анализа, последовательная входная информационная шина блока 5 согласования соединена с шестым информационным последовательным выходом 4 1 первого К-разрядного вычислительного модуля 1, третий информационный последовательный вход

42 каждого предыдущего К-разрядного вычислительного модуля соединен с третьим информационным последовательным выходом 43 последующего К-разрядного вычислительного модуля f, а пятый информационный вход блока 5 согласования соединен с первой информационной выходной шиной 21 пер61758 6 вого К-разрядного вычислительного модуля. Кроме того, арифметический расширитель содержит блок 44 занесения, вход режима которого соединен с входом 17 режима, синхронизирующий и обнуляющий входы блока 44 занесения соединены с первым синхронизирующим и обнуляющим выходами соответственФ

1ð но блока 2 Управления, а выход поразрядного управления блока 44 занесения соединен с входами 45 поразрядного управления всех К-разрядных вычислительных модулей 1, вход 46 режима первого из которых соединен с входом 17 режима, Каждый К-разрядный вычислительный модуль 1 (фиг.2) содержит первый сумматор 47, имеющий первый и второй ин20 формационные входы, второй сумматор

48, имеющий первый и второй информационные входы, первый регистр 49, второй регистр 50, третий, четвертый и пятый регистры 51 — 53,пер-, вый и второй вычитатели 54 и 55,при- чем в каждом К-разрядном вычислительном модуле 1 информационный вход первого регистра 49 соединен с первым информационным входом 11 К-раз3g ðÿäHîão вычислительного модуля 1, параллельный управляющий вход первого регистра 49 соединен с управляющим входом пятого регистра 53 и запускающим входом 10 К-. разрядного вы35 числительного модуля 1, первый синхрониэирующий вход 39 которого соединен с входом синхронизации второго регистра 50, обнуляющий вход которого соединен с обнуляющими входами

40 четвертого, третьего регистров 52 и 51 и обнуляющим входом 38 К-разрядного вычислительного модуля 1, второй синхронизирующий вход 40 которого соединен с синхронизирующими

45 входами TppTbего четвертого и пя того регистров 5 1 — 53, последовательные входы которых соединены с первым, вторым и третьим соответственно информационными последовательными входами 26, 28 и 42 К-разрядного вычислительного модуля 1, информационный вход пятого регистра

53 соединен с вторым информационным входом 14 К-разрядного вычислительного модуля 1, первый и второй информационные последовательные выходы 25. и 27 которого соединены с последовательными выходами третьего и четвертого регистров 5 1 и 52 соответ7 166175 с твенно, а третий, четвертый и пятый информационные последовательные выходы 43, 34 и 35 К-разрядного вычислительного модуля 1 соединены с последовательным, первым и вторым 5 выходами старших разрядов соответственно пятого регистра 53, а шестой информационный последовательный выход 4 1 К-разрядного вычислительного модуля 1 соединен с выходом старше10 го разряда второго регистра 50, установочный вход которого соединен с установочным входом 33 К-разрядного вычислительного модуля 1, первый и второй выходы 30 и 29 положительно15

1о и отрицательного переносов которого соединены с выходами положительного и отрицательного переносов

Первого и второго соответственно сумматоров 47 и 48, управляющие входы

20 которых соединены с входами 36 и 37 управления первым и вторым соответственно сумматорами 47 и 48 К-разрядного вычислительного модуля 1, первый и второй информационные выходы

23 и 24 которого соединены с выхода,ми первого и второго соответственно .вычитателей 54 и 55, а первый и второй входы 31 и 32 положительного и отрицательного переносов К-разрядно,го вычислительного модуля 1 соединены с входами положительного и отрицательного переносов первого и второго соответственно сумматоров 47 и

48, четные разряды первого информационного входа первого сумматора 47 соединены с выходами соответствующих нечетных разрядов первого .регистра

49, а нечетные разряды второго информационного входа второго сумматора 48 соединены с выходами соответствующих четных разрядов первого регистра 49, второй информационный вход первого сумматора 47 соединен с входной информационной шиной первого вы45 читателя 54 и выходом второго регистра 50, информационный вход которого соединен с выходом второго сумматора 48, первый информационный вход второго сумматора соединен с выходом 50 первого сумматора 47, а выход третьего регистра 5 1 соединен с выходом четвертого регистра 52 и входной информационной шиной второго вычитйтеля

55. Кроме того, каждый К-разрядный вычислительный модуль 1 содержит блок

56 формирования разрядов и в первом регистре 49 задействованы входы поразрядного управления, входы поразрядного занесения, вход установки в

"0", а в первом регистре 49 первого

К-разрядного вычислительного модуля 1 установочный вход старшего разряда, причем в каждом К-разрядном вычислительном модуле 1 вход поразрядного управления первого регистра 49 соединен с входом управления блока 56 формирования разрядов и входом 45 поразрядного управления К-разрядного вычислительного модуля, вход 46 режима первого К-разрядного модуля 1 соединен с установочным входом старшего разряда первого регистра 49, вход установки в "0" первого регистра 49 соединен с обнуляющим входом 38

К-разрядного вычислительного модуля

1, вход поразрядного занесения первого регистра 49 соединен с управляющими йходами первого и второго сумматоров 47 и 48, а выход первого регистра 49 соединен с входной информационной шиной блока 56 формирования разрядов, первый и второй входы которого соединены с входом управления первым и вторым сумматорами 36 и 37 соответственно, а выходная информационная шина блока 56 формирования разрядов соединена с первым информационным входом первого сумматора 47 и вторым информационйым входом второго сумматора 48.

Блок занесения 44 (фиг. 3) состоит из элемента И 57, счетчика 58 и дешифратора 59, причем первый вход элемента И 57 соединен с синхронизирующим входом 60 блока 44 занесения, второй вход элемента И 57 соединен с входом 6 1 режима блока 44 занесения, а .выход элемента И 57 соединен со счетным входом счетчика 58, обнуляющий вход которого соединен с обнуляющим входом 62 блока 44 занесения, а выход счетчика 58 соединен с входом дешифратора 59, выход которого соединен с выходом 63 поразрядного управления блока 44 занесения.

Блок 56 формирования разрядов (фиг.4) состоит из К = К/2 узлов

64, каждый из которых содержит элемент НЕ 65, первый, второй, третий элементы И-НЕ 66-68 первый и второй элементы И-ИЛИ-НЕ 69 и 70, причем входные информационные шины каждого из узлов 64, входы управления, первые и вторые входы узлов 64 объе1661758

10. динены соответственно между собой и являются входной информационной шиной 71, входом 72 управления, первым и вторым входами 73 и 74 соответственно блока 56 формирования разрядов, а выходы всех узлов 64 объединены в выходную информационную шину 75 блока 56. формирования разрядов. В каждом узле 64 вход элемента НЕ 65 соединен с входом 72 управления блока 56 формирования разрядов, с первым входом первой группы первого элемента И-ИЛИ-НЕ 69, первым входом первого элемента И-НЕ

66, первыми входами первой и второй групп второго элемента И-ИЛИ-НЕ 70, второй вход первой группы которого соединен с вторым входом первого элемента И-НЕ 66, вторым входом первой группы первого элемента И-ИЛИ-НЕ

69 и первым входом 73 узла 64, -входная информационная шина 71 которого соединена с первым входом второго элемента И-НЕ 67, первым входом третьего элемента И-НЕ 68, первым входом вторбй группы первого элемента

И-.ИЛИ-НЕ 69, первым входом третьей группы второго элемента И-ИЛИ-HE 70, второй вход второй группы второго элемента И-ИЛИ-НЕ 70 соединен с вторым входом 74 узла 64, а выход элемента НЕ 65 соединен с вторым входом второго элемента И-НЕ 67 и первым входом третьего элемента И-НЕ 68, второй вход которого соединен с выходом первого элемента И-НЕ 66, а выходы второго и третьего элементов И-НЕ

67 и 68, первого и второго элементов И-ИЛИ-НЕ 69 и 70 соединены с выходом узла 64, Блок 2 управления (фиг. 5) содержит первый, второй, третий элементы задержки 76-78, триггер 79 управления, генератор 80 импульсов, коммутатор 81, счетчик 82 импульсов, формирователь 83 импульсов, блок 84 совпадения. Выход формирователя 83 импульсов соединен с обнуляющим входом счетчика 82 импульсов, обнуляющим выходом 85 блока 2 управления и входом третьего элемента 78 задержки, выход которого соединен с входом первого элемента 76 задержки и первым входом блока 84 совпадения, второй вход которого соединен с входом 86 режима блока 2 управления, выход которого соединен с выходом 87 начального занесения блока 2 управления. Выход

1О

55 счетчика 82 импульсов соединен с выходом 88 останова блока 2 управления и с обнуляющим входом триггера 79 управления, выход которого соединен с управляющим входом генератора 80 импульсов, выход которого соединен с первым информационным входом коммутатора 81, выход которого соединен со счетным входом счетчика 82 импульсов, входом второго элемента 77 задержки и первым синхронизирующим выходом 89 блока 2 управления, Второй синхронизирующий выход 90 и запускающий вход

91 блока 2 управления соединены с выходом второго элемента 77 задержки и входом формирователя 83 импульсов соответственно. Вход 92 внешней синхронизации и управляющий вход 93 блока 2 управления соединены с вторым информационным и управляющим входами коммутатора 81 соответственно.

Выход первого элемента .76 задержки соединен с установочным входом триггера 79 управления.

Работу арифметического расширите-. ля рассмотрим для случая выполнения операции извлечения корня. (Последо, вательность работы устройства при умножении и делении аналогична прототипу). Вначале выбирается режим работы, для чего на управляющий вход

15 и вход. 17 режима подаются соответствующие сигналы. Работа начинается с подачи на запускающий вход 9 единичного импульса произвольной длительности. При поступлении этого импульса на запускающий вход 91 блока 2 управления, который является входом формирователя 83 импульсов, последний вырабатывает отрицательный импульс, по которому производится установка в "0" первого, второго регистров 49 и 50, третьего, четвертого регистров

5 1 и 52 каждого К-разрядного вычислительного модуля 1„ счетчика 58 блока 44 занесения, регистров и триггеров блоков .согласования 5 и начальной установки 8 первого и второго блоков

6 и 7 анализа.

Запись начального значения подко- ренного выражения D = 1-А при выполнении операции х = производится во второй регистр 50 К вЂ разрядн вычислительных модулей 1 по совпадению сигналов кода операции и переднему фронту задержанного третьим элементом 78 задержки выходного импульса формирователя 83 блока 2 управления.

1661758

Твы. tte Тем

Тср;

Т рг т.

= Т„+ трг,, времена получения результата на выходах первого и второго сумматоров 47 и 48

К-разрядных вычислительных модулей 1, время срабатывания обоих, блоков 6 и 7 анализа и олока 8 начальной установки, время задержки первого элемента 76 задержки; время срабатывания второго

Кроме этого, по этому же сигналу производится занесение начальных условнй в регистры начальной установки второго блока 7 анализа и блока 8 начальной установки, которые представляют собой значения старших разрядов подкоренного выражения, поступающих с второй информационной входной шины 13, Запись начального значения х - х = 1 0 производится в первые регистры 49 К-разрядных вычислительных модулей 1, отведенных под накопление результата операции извлечения корня, по сигналу кода oneppuvv, поступающему на вход 46 режима первого К-разрядного вычислительного модуля 1, Ввиду того, что дальнейшая обрабфтка операндов производится на сумм торах в знакоразрядной системе кодирования, занесение начального значения операндов происходит непосредственно в параллельном знакоразряднОм коде, Далее в блоке 2 управления через время Сз, обусловленное задержкой р спространения импульса через третий и первый элементы 78 и 76 задержки и временем срабатывания триггера 79 управления, производится запуск генератора 80 импульсов, с выхода которого через коммутатор 81 поступает на вход счетчика 82 импульсОв синхронизирующая серия импульсов с периодом Выч Эта же серия импульсов поступает на первый синхронизирующий выход 89 и через второй элемент 77 задержки на второй синхронизирующий выход 90 блока 2 управления.

При этом л

ЬЗ! = TEAL, +Teph2+T5h

25

2 1 о + (хо

Н где г — значение одной цифры корня, формируемое на первом такте на выходе второго блока 7 анализа

Н вЂ” шаг сдвига, в данном случае

Н вЂ” это сдвиг на один двоичный разряд, 35 а на выходе второго сумматора 48 Кразрядного вычислительного модуля формируется величина

2 0+(х +Hr — — r )r =D;,, (2) Н

40 где r — значение следующей цифры а корня, формируемое на первом такте на выходе первого блока 6 анализа.

Н

45 Формирование слагаемых — г, Н г<, Н

r для первого и второго сумматоров

47 и 48 производится в блоке 56 фор50 мирования разрядов в соответствии с диаграммой на фиг.7.

Первый и второй сумматоры 47 и 48

К-разрядных вычислительных модулей 1 функционируют под управлением сигна:лов, поступающих с выхода первого и второго блоков 6 и 7 анализа ° В режиме умножения блоки 6 и 7 пропуска- . ют без преобразования сигналы управления сумматорами 47 и 48 с выходов регистра 50 каждого К-разрядного вычислительного модуля

À д A л

5 Тсм, ="см, + + "рч, Тсма мг+" + рч, и

"де см и времена срабатывания персм вого и второго сумматоров

47 и 48 К-разрядных вычислительных модулей 1; время срабатывания первого рч, регистра 49 К-разрядного вы4ислительного модуля 1

15 и время срабатывания блока 56 формирования разрядов Кразрядного вычислительного модуля 1.

Таким образом, процесс вычисления заключается в следующем. На первом шаге вычисления на выходе первого сумматора 47 К-разрядного вычислительного модуля 1 формируется величина

1661758

14 блоков 3 и 4 управления первым и вторым сумматорами. В режиме извлечения корня в блоках 6 и 7 анализа формируются сигналы r; управления сумматорами 47 и 48 вычислительных модулей 1, являющиеся одновременно цифрами корня и поступающие на входы поразрядного занесения первого регистра 49 К-разрядного вычислитель!

О ного модуля 1 и на вход блока 5 согласования (по первому синхрониэирующему сигналу r,). Цифры корня формируются в блоках анализа по значениям

+ двух старших разрядов ао, а, а,, а сумматоров 47 и 48 К-разрядных вычислительных модулей 1 в соответствии с таблицей (фиг,8).

4Прохождение цифр корня г, г

+ л е

r, r0 через блок 5 согласования о О 20 аналогично прохождению этих пар цифр в режиме деления.

После поступления каждого следующего тактового импульса на. выходах первых сумматоров 47 К-разрядных вычислительных модулей 1 формируется величина

H

D 2D +(х ° — - r ) r °

2 11 а на выходах вторых сумматоров 48

К-разрядных вычислительных модулей 1 формируется величина.D =2 D +(x +Н ° г — -- r ) r °, Н, 4 Ь

Следовательно, при формировании слагаемых на первые сумматоры 47 К-разрядных вычислительных модулей 1 необходимо задать второе слагаемое

Н х ° — — r а на вторые сумматбры

Ф

48 К-разрядных вычислительных модулей 1 — второе слагаемое х ° + Н г

1 4 л(Н> — — r где (х + Н r ) — очеред4 б 4 ЛВ ное приближение значения подкоренного выражения х с выхода первых ре\ гистров 49 К-разрядных вычислительН, ных модулей 1 а — — г — так назы4 ваемая "бегущая f подсуммируемая во втором сумматоре 48 с учетом сигнала управления г

Указанные последовательности при выполнении операции извлечения корня формируются на выходе блока 56 формирования разрядов в зависимости от четности номера разряда, номера так-35

50 ,55 та и входных величин блока, поступающих с выхода первого регистра 49, в соответствии с диаграммой, представленной на фиг.7. На диаграмме верхний ряд каждой линейки отражает входную последовательность второго слагаемого второго сумматора 48 К-разрядного вычислительного модуля 1, а нижний ряд — входную последовательность второго слагаемого первого сумматора 47 К-разрядного вычислительного модуля (. Количество линеек соответствует числу тактов, так, например, для извлечения корня из 24-разрядного числа количество тактов равно 12. Цифры над линейкой означают номера разрядов, по которым поступают вторые слагаемые на входы первого и второго сумматоров 47 и 48. Заштрихованные ячейки на диаграмме — это выходные сигналы соответствующих разрядов первого регистра 49. Заполнение ячеек соответствует формулам (1) и (2). Из анализа диаграммы следует, что при выполнении операции извлечения квадратного корня: входные сигналы четных разрядбв первого сумматора 47 и входные сигналы нечетных разрядов второго сумматора 48 принимают значения "0" или значения -"îîòветствующего разряда первого регистра 49, или только значения соответствующего разряда, если обнулять в исходном состоянии весь первый регистр

49; входные сигналы нечетных разрядов первого сумматора 47 принимают значения (с учетом обнуления регистра 49) или соответствующего разряда первого регистра 49 или значение управляющей цифры — г, входные сигналы четных разрядов второго сумматора 48 принимают значения или соответствующего разряда первого регистра 49, или значения управляющей цифры — rЛ, илн значение управляющей цифры — г управление по занесению информации в различные разряды первого и второго сумматоров 47 и 48 может быть общим на группу разрядов, т.е. каждая группа разрядов управляется дешифрацией номера такта i °

Таким образом, с выходной информационной шины блока S6 формирования разрядов сигналы поступают на нечетные разряды первого информационного входа первого сумматора 47 и на четные разряды второго информационного входа второго сумматора 48. На чет1661758

16 ные разряды первого информационного входа первого сумматора 47 и на нечетные разряды второго информационного входа второго сумматора 48 пос тупают сигналы не посредственно с выходов соответствующих разрядов перво го регистра 49, На основании вышеизложенного, на входную информационную шину 71 блока

56 формирования разрядов (фиг.4) по,ступают cu налы с выходов соответствующих разрядов первого регистра 49, на вход 72 управления — тактирующая .серия с выхода поразрядного управления блока 44 занесения, а на первый и второй входы 73 и 74 блока 56 формирования разрядов — соответственно сигналы r. u r с выходов первого и второго блоков 6 и 7 анализа, В качестве примера рассмотрим входные сигналы двух соседних разря.дов блока 56 формирования разрядов, представленных на фиг.4. Тактирующий сигнал С подается на вход элемента

НЕ 65 и первый вход первой группы первого элемента И-ИЛИ-НЕ 69, а также на первый вход второй группы вто рого элемента И-ИЛИ-НЕ 70, тактирующий сигнал С, +„ подается на пер| вый вход первого элемента И-НЕ бб и

: первый вход первой группы второго элемента И-ИЛИ-HE 70, На входную . информационную шину 71 блока 56 по ступают сигналы с выходов соответствующих разрядов первого регистра

49, представленных в энакоразрядном коде. На первый и второй входы 73 и 74 поступают соответственно сигналы r и r . Выходными сигналами блока 56 формирования разрядов являются сигналы занесения нечетных разрядов первого сумматора 47 и сигналы занесения четных разрядов второго сумматора 48.

Блок 56 формирования разрядов в других режимах без искажения пропускает сигналы с выходов соответствующих разрядов первого регистра 49 на соответствующие входы первого и второго сумматоров 47 и 48 К-разрядных вычислительных модулей 1.

Тактирующими сигналами для блока

56 формирования разрядов являются выходные сигналы блока 44 занесения (фиг. 3), которые формируются при наличии на входе режима кода операции — корень — по синхроимпульсам О<, поступающим на вход 60 блока 44 с выхода 89 блока 2 управления, Блок 44 занесения формирует на своем выходе 63 поразрядного управления унитарную последовательность тактирующих импульсов для управления блоком 56 формирования разрядов и

:управления процессом занесения информации (значения корня) в первый !

О

|регистр 49 К-разрядного вычислительного модуля 1.

На каждом шаге вычислений величина 0„ по синхронизирующему сигналу с второго синхронизирующего вы.Z хода 90 блока 2 управления записывается во второй регистр 50 К-разрядного вычислительного модуля 1.

Дальнейшее прохождение цифр частного r по блокам следующее: цифры

2р корня поступают на первый, второй, третий и четвертый информационные входы блока 5 согласования, а далее на вход буферного регистра и входы второго мультиплексора блока 5 со25 гласования. Запись в третий регистр блока 5 согласования производится по синхронизирующей серии с второго синхронизирующего выхода блока 2 управ ления. Дальнейшая обработка цифр

30 результата в блоке 5 согласования аналогична прототипу.

После поступления следующего тактового импульса с первого и второго синхронизирующих выходов 89 и 90 блоI ка 2 управления процесс обработки ин-. формации повторяется до тех пор, пока не будут сформированы все цифры результата, по две цифры на каждом такте вычислений.

40 После каждой вычислительной итерации (шага) с выходов первого и второго блоков 6 и 7 анализа в блок 5 согласования поступает очередная пара цифр r", а во втором регистре 50

Ф

45 К-разрядных вычислительных модулей 1 заносится значение частичного остатка.

После первых четырех тактов на первой и второй информационных после50 довательных выходных шинах блока 5 согласования появляются две старшие цифры результата, которые поступают в третий и четвертый регистры 51 и

52 первого К-разрядного вычислительного модуля 7, причем в первый из них поступают четные разряды результата, а во второй — нечетные. Поступление первых двух цифр на последовательные выходные шины блока согласо17

1661758

20

30

40

50 вания происходит так же, как и в режиме деления и умножения через четыре такта, благодаря наличию последовательного ряда регистров и триггеров (буферного регистра) в блоке 5 согласования, предназначенных для согласования индексов переменных. Перед каждым циклом вычислений буферный регистр следует обнулять. По окончании п шагов, где n q = К/2-1 (К вЂ” разрядность операндов) в третьем и четвертом регистрах 51 и 52 Кразрядных вычислительных модулей 1 сформированы старшие разряды результата соответственно для четных и нечетных разрядов, оставшиеся старшие разряды результата формируются на первом и втором информационньгх выходах блока 5 согласования, а разряды остатков — на первом и втором информационных выходах К-разрядных вычислительных модулей 1.

Преобразование избыточного кода в дополнительный осуществляется путем

+ выполнения операции х. — x на пер1 вом и втором вычитателях 54 и 55 Кразрядных вычислительных модулей 1 и на сумматорах-вычитателях блока 5

/ согласования. Процесс получения дополнительного кода из знакораэрядного в блоке 5 согласования происходит . аналогично режимам умножения и деления.

После К итераций с выхода счетчика 82 импульсов блока 2 управления поступает импульс на обнуляющий вход триггера 79 управления, который запрещает формирование синхрониэирующих импульсов генератора 80 импульсов. На первой и второй информационных выходных шинах 21 и 22 формируется результат операции извлечения корня.

Так как на каждом такте вычислений производится занесение цифр корня в первый регистр 49 К-разрядного вычислительного модуля 1, результат операции извлечения корня будет сформирован после окончания всех циклов в первом регистре 49 в виде знакоразрядного числа.

Формула из обре те ния

Арифметический расширитель, содержащий блок управления, блок управления первым сумматором, блок управления вторым сумматором, блок начальной установки, первый и второй блоки анализа, блок согласования, и

К-разрядных вычислительных модулей, каждый из которых содержит первый сумматор, второй сумматор, первый регистр, второй регистр, третий, четвертый и пятый регистры, первый вычитатель, второй вычитатель,причем в каждом К-разрядном вычислительном модуле информационный вход первого регистра соединен с первым информационным входом К-разрядного вычислительного модуля, параллельный управляющий,вход первого регистра соединен с управляющим входом пятого регистра и запускающим входом К-разрядного вычислительного модуля, первый синхронизирующий вход которого соединен с входом синхронизации BTOрого регистра, обнуляющий вход которого соединен с обнуляющими входами четвертого, третьего регистров и обнуляющим входом К-разрядного вычислительного модуля, второй синхронизирующий вход которого соединен с синхронизирующими входами третьего, четвертого и пятого регистров, последовательные входы которых соединены с первым, вторым и третьим соответственно информационными последовательными входами К-разрядного вычислительного модуля, информационньгй вход пятого регистра соединен с вторым информационным входом К-разрядного вычислительного модуля, первый и второй информационные последовательные выходы которого соединены с последовательными вьгходами третьего и четвертого регистров соответственно, а третий, четвертый, пятый информационные последовательные выходы

К-разрядного вычислительного модуля соединены с последовательным, первым и вторым выходами старших разрядов соответственно пятого регистра, а шестой информационный последовательный выход К-разрядного вычислительного модуля соединен с выходом старmего разряда второго регистра, установочный вход которого соединен с установочным входом К-разрядного вычислительного модуля, первый и второй выходы положительного и отрицательного переносов которого соединены с выходами положительного и отрицательного переносов первого и второго соответственно сумматоров, управляющие входы которых соединены

1661758

20 с, входами управления первым и вторым соответственно сумматорами К-разрядного вычислительного модуля, первый и вто, "ч информационные выходы которого соединены с выходами первого и

5 второго соответственно вычитателей, первый и второй входы положительного и отрицательного переносов К-разрядного вычислительного модуля соединеЙы с входами положительного и отрицательног