Динамическое запоминающее устройство с исправлением ошибок

Динамическое запоминающее устройство с исправлением ошибок

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и может быть использовано в запоминающих устройствах, выполненных на полупроводниковых динамических элементах памяти. Цель изобретения - повышение надежности устройства. Устройство содержит первый мультиплексор 1, первый накопитель 2, выходной мультиплексор 3, второй мультиплексор 4, второй накопитель 5, блок 6 контроля по четности, элемент ИЛИ-НЕ 7, счетчик 8 адресов регенерации, третий мультиплексор 9, третий накопитель 10, блок 11 контроля по четности, элемент ИЛИ-НЕ 12, счетчик 13 фазы регенерации, блок 14 управления, адресные 15 и информационные 16 входы, вход 17 контрольной свертки адреса, информационные выходы 18, входы 19 и 20 обращения по записи и считыванию соответственно. 1 з.п. ф-лы. 5 ил, 1 табл.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (!9) ((() (я)5 G 11 С 29/00

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4679456/24 (22) 18.04.89 (46) 23.07.91, Бюл. (ч 27 (72) Г.А.Четвериков, А.М.Поликанов и

Г.В.Красноперов (53) 681.327.6(088.8) (56) Авторское свидетельство СССР

1Ф 1144153, кл. G 11 С 29/00, 1985, Авторское свидетельство СССР

М 1474739, кл. G 11 С 11/00, 1987. (54) ДИНАМИЧЕСКОЕ ЗАПОМИНАЮЩЕЕ

УСТРОЙСТВО С ИСПРАВЛЕНИЕМ ОШИБОК (57) Изобретение относится к вычислительной технике и может быть использовано в запоминающих устройствах, выполненных на полупроводниковых динамических элементах -памяти. Цель изобретения — повышение надежности устройства. Устройство содержит первый мультиплексор 1 ° первый накопитель 2, выходной мультиплексор, 3 второй мультиплексор 4, второй накопитель

5, блок 6 контроля по четности, элемент

ИЛИ-НЕ 7, счетчик 8 адресов регенерации, третий мультиплексор 9, третий накопитель

10, блок 11 контроля по четности, элемент

ИЛИ-НЕ 12, счетчик 13 фазы регенерации, блок 14 управления, адресные 15 и информационные 16 входы, вход 17 контрольной свертки адреса, информационные выходы

18, входы 19 и 20 обращения по записи и считыванию соответственно. 1 з.п. ф-лы, 5 ил„1 табл.

2(7 79

1665406

Изобретение относится к вычислительной технике и может быть использовано в запоминающих устройствах (ЗУ), выполненных на полупроводниковых динамических элементах памяти. 5

Цель изобретения — повышение надежности устройства.

На фиг.1 приведена схема динамического запоминающего устройства с исправлением ошибок; на фиг.2 — схема блока 10 управления; на фиг.3 — 5 — временные диаграммы работы устройства в случае отсутствия обращения (фиг.3), обращения по записи (фиг.4) и обращения по считыванию (фиг.5) 15

Динамическое запоминающее устройство с исправлением ошибок содержит пер( вый 1 мультиплексор, первый 2 накопитель, выходной 3 мультиплексор, второй 4 мультиплексор, второй 5 накопитель, блок 6 кон- 20 троля по четности, элемент ИЛИ-НЕ 7, счетчик 8 адресов регенерации, третий 9 мультиплексор, третий 10 накопитель, блок

11 контроля по четности, элемент ИЛИ-НЕ

1, счетчик 13 фазы регенерации, блок 14 25 управления, адресные 15 и информационные 16 входы устройства, вход 17 контрольной свертки адреса, информационные 18 . выходы устройства, вход 19 обращения к устройству по записи, вход 20 обращения к 30 устройству по считыванию, выход блока 21 управления, входы задания режимов блока

22 — 24 управления, выходы блока 25-34 управления.

Блок управления (фиг.2) содержит вось- 35 мой 21 выход, первый 22, второй 23 и третий

24 входы задания режима, первый 25, седьмой 26, девятый 29, четвертый 30, пятый 31, шестой 32, десятый 33, одиннадцатый 34 выходы блока управления, дешифратор 35, 40 триггер 36, задающий генератор 37, элемент 38 задер>кки. триггер 39, элемент И-НЕ

40, элемент И 41, элемент 42 задер>кки, первый 43 регистр, триггер 44, второй регистр

45, элементы И 46-47, элементы 48-51 за- 45 держки, элементы И 52-54.

Устройс во работает следующим образом.

В работе устройства можно выделить 50 три режима работы — режим отсутствия обращения со стороны процессора, режим обращения со стороны процессора по записи, режим обращения со стороны процессора по считыванию. При этом ситуация, когда 55 процессор обращается к устройству и по записи и по считыванию в пределах одного цикла работы устройства, считается запрещенной и соответствует неисправности процессора.

Рассмотрим работу устройства при отсутствии к нему обращений, определяющуюся наличием постоянной логической единицы на входах обращения по записи 19 и по считыванию 20. В этом случае прямой выход триггера 36 и элемента 38 задержки находится в состоянии логического нуля, инверсный выход триггера 36, выходэлемента

И-НЕ 40, выход триггера 44, инверсные выходы первого регистра 43, выход элемента

И 46, выходы элементов 48-51 задержки находятся в состоянии логической единицы, Задающий генератор 37 вырабатывает последовательность импульсов, по каждому из которых блок 14 управления врабэтывает на выходе 28 сигнал выборки строки первого накопителя 2, одновременно с этим первый мультиплексор 1 по управляющему сигналу с выхода 25 блока 14 управления передает на адресные входы первого накопителя 2 адрес регенерации с выходов счетчика 8 адресов регенерации.

Формирование сигнала выборки строк при регенерации осуществляется в блоке 14 управления путем воздействия импульсов задающего генератора 37 на цепочку элементов, состоящую из триггера 39, элемента И 41, второго регистра 45, элемента

И 47 и элемента 42 задержки, причем последний определяет длительность цикла регенерации. Накопитель, в котором должна проводиться регенерация, определяется состоянием счетчика 13 фазы регенерации, которое дешифрируется дешифратором 35 и при одном состоянии разрешает регенерацию в первом накопителе 2, запрещая регенерацию во втором и третьем накопителях

5 и 10, при другом состоянии разрешает регенерацию во втором накопителе 5, запрещая в первом и третьем накопителях 2 и

10, при третьем состоянии разрешает регенерацию в третьем накопителе 10, запрещая в первом и втором накопителях 2 и 5.

По окончании каждого цикла регенерации счетчик 8 адресов регенерации по сигналу с выхода элемента 42 задержки прибавляет к своему содержимому единицу, а при переполнении нэ выходе переноса счетчика 8 формируется импульс, который поступает на счетный вход счетчика 13 фазы регенерации и по длительности равен удвоенному времени переключения этого счетчика. Одновременно этот импульс поступает на стробирующий вход дешифратора 35 и на время переходных процессов в счетчике 13 фазы регенерации устанавливает выходы дешифратора 35 в состояние логическойединицы. Это необходимо для того, чтобы в момент переключения счетчика 13, т.е. перехода от регенерации в одном накопите1665406 сигналы выборки строк ячеек памяти, а с си выходов элементов 48 — 50 задержки в нако- ве ле к регенерации в другом, исключить на выходах дешифратора 35 состояние логических нулей, разрешающих регенерацию в более чем одном накопителе и запрещающих доступ по считыванию в них. После переключения счетчика 13 блок 14 управления, тем самым, переходит к регенерации второго накопителя 5, при которой аналогично вырабатывается сигнал выборки строк второго накопителя с выхода 31 блока

14 управления и аналогично происходит управление вторым мультиплексором 4, который под воздействием управляющего сигнала с выхода 26 блока управления передает с выходов счетчика 8 на адресные входы второго накопителя 5 адрес регенерации, После каждого цикла регенерации счетчик 8 аналогично увеличивает на единицу свое содержимое под воздействием управляющего сигнала с выхода 21 блока

14 управления и по переполнении вырабатывает сигнал переноса, по которому счетчик 13 фазы регенерации переключается в следующее состояние, за счет чего блок 14 управления переходит к регенерации третьего накопителя 10, Процесс регенерации третьего накопителя 10 происходит аналогично процессам регенерации в первом и втором накопителях 2 и 5. После регенерации третьего накопителя счетчик 13 фазы регенерации переключается в состояние, соответствующее регенерации снова в первом накопителе 2, и процесс циклически повторяется на протяжении всей работы устройства.

При обращении к устройству по записи триггер 36 запоминает это обращение и своим инверсным выходом временно запрещает запуск очередного цикла регенерации, а с его прямого выхода заявка на запись через элемент 38 задержки поступает на вход элемента И-НЕ 40, который запрещает запись, если в накопителе не закончился предыдущий цикл регенерации, что определяется состоянием элемента И 47 и элементом 42 задержки, выходы которых подключены к соответствующим входам элемента И-НЕ

40. В случае, если регенерация закончилась, то на выходе элемента И-НЕ 40 появляется сигнал, который устанавливает инверсные выходы первого регистра 43 в состояние логического нуля и обнуляет триггер 44, который сбрасывает триггер 36, запрещает запуск регенерации на время цикла записи и выдает,через выход 30 блока управления в накопители сигнал записи, С инверсных выходов. первого регистра 43 через элементы

И 52 — 54 в накопители 2, 5, 10 поступают

50 пители соответственно 2, 5, 10 поступают сигналы выборки столбцов ячеек памяти.

При этом необходимо заметить, что второй регистр 45 находится в таком состоянии, что сигналы с выходов 25, 26, 27 блока 14 управления, управляющие соответственно первым, вторым и третьим мультиплексорами 1, 4, 9, устанавливают последние в режим передачи на адресные входы накопителей адреса записи с адресного входа 15 устройства, Указанная совокупность сигналов вызывает..одновременно в накопителях 2, 5, 10 запись информации с информационных входов 16 устройства.

При этом цикл записи определяется задержкой в элементе И 46 и элементе 51 задержки, причем последний по мере распространения сигнала в нем сбрасывает первый регистр 43, устанавливает логическую единицу в триггере 44, которая указывает на окончание цикла записи и разрешает проведение регенерации и последующих обращений процессора.

Информация для записи в накопители, поступающая с информационных входов 16 устройства, содержит, кроме информационных разрядов — контрольный разряд, представляющий собой свертку по модулю два адреса и информационных разрядов.

При обращении к устройству по считыванию обращение с входа 20 устройства поступает на стробирующий вход первого регистра 43, в котором сразу же формируются сигналы выборки строк, а на элементах

48, 49 или 50 задержки формируются сигналы выборки столбцов в те накопители, которые в данный момент не заняты регенерацией информации — это определяется состоянием счетчика 13 фазы регенерации, которое дешифрируется дешифратором 35, состояние каждого выхода которого указывает, в какой паре накопителей не проводится в данный момент регенерация и, следовательно, они доступны по считыванию. При этом регистр 45 состояния своих выходов управляет мультиплексорами 1, 4, 9 так, что в соответствующий накопитель, где проводится регенерация, поступает адрес регенерации с выходов счетчика 8, а в другие два накопителя, свободные от регенерации, поступает адрес считывания с адресных входов 15 устройства. Длительность цикла считывания определяется задержкой в элементе И 46 и элементе 51 задержки, при этом последний по мере распространения в нем сигнала сбрасывает регистр 43, чем устанавливает гналы выборки строк v, столбцов в сооттствующих накопителях в состояние логи1665406 ческой единицы, соответствующее неактивному состоянию сигналов.

Рассмотрим случай, когда обращение к устройству по считыванию происходит во время проведения регенерации в первом накопителе 2. В этом случае считанная информация с выходов второго и третьего накопителей 5 и 10 поступает на первые входы соответственно блока контроля 6 и блока 11 контроля, в которых производится контроль

Считанной информации по модулю два с учетом контрольной свертки адреса, поступающей на вторые входы блоков контроля.

Введение в систему контроля устройства

Контрольной свертки адреса позволяет

Схватить контролем адресные цепи устройСтва и тем самым повысить достоверность

Контроля считанной информации.

Если в считанной информации не обнаружено ошибок, то соответствующий блок контроля устанавливает на своем выходе

Состояние логического нуля, в противном случае — состоя ние логической единицы. Результат контроля считайной информации с выходов блоков 6 и 11 контроля поступает на входы соответственно элемента ИЛИ-НЕ

7 и элемента ИЛИ-НЕ 12, на другие входы которых поступают признаки выборки соответствующих накопителей с выходов 32 и 34 блока 14 управления. Элементы ИЛИ-НЕ 7 и 12 в зависимости от результата контроля и наличия выборки соответствующего накопителя формируют код управления выходным мультиплексором. В случае, когда обращение по считыванию произошло во время регенерации в первом накопителе 2,,то считывание производится из второго и третьего накопителей 5 и 10 и, если в обоих накопителях блоки контроля не обнаружили ошибок, то на выход устройства поступает информация из третьего накопителя 10, если обнаружена ошибка в третьем накопителе 10, то информация на выход устройства поступает из второго накопителя 5. Ошибка в обоих накопителях одновременно и по одному адресу наименее вероятна и соответствует отказу устройства.

В случаях, когда обращение к устройству по считыванию происходит во время регенерации во втором или в третьем накопителях 5 или 10, то считывание производится соответственно из первого и третьего накопителей 2 и 10 или из первого и второго накопителей 2 и 5, а на выход поступает информация соответственно из того накопителя, в котором не обнаружено ошибок.

Если обращение по считыванию возникает в момент переключения счетчика 13 фазы регенерации, т.е. в момент перехода

10 от регенерации в одном накопителе к pereнерации в другом, то с целью исключения влияния переходных процессов в счетчике

13 и дешифраторе 35 на процесс считывания информации, импульс, переключающий счетчик 13 фазы регенерации, заведен и на стробирующий вход дешифратора 35 и на выходах последнего на время его длительности устанавливается состояние логической единицы, разрешающее блоку 14 управления сформировать циклы считывания одновременно в трех накопителях. В этом случае на выход устройства поступает информация из того накопителя, в котором не обнаружено ошибок. Если ошибок нет, то на выход поступает информация из накопителя с наибольшим номером. В таблице приведены возможные состояния устройства при считывании из него информации, Формула изобретения

1. Динамическое запоминающее устройство с исправлением ошибок, содержащее первый мультиплексор, информационные входы первой группы которого соединены с информационными входами первой группы второго

50 мультиплексора и являются адресными входами устройства, выходы счетчика адресов регистрации соединены с информационными входами второй группы первого и второго мультиплексоров, первый выход блока управления соединен с управляющим входом первого мультиплексора, выходы которого соединены с адресными входами первого накопителя, соответствующие информационные входы которого соединены с информационными входами второго накопителя и являются информационными входами устройства, первый и второй входы выборки первого накопителя соединены с вторым и третьим выходами блока управления, четвертый выход которого соединен с входом записи. первого накопителя и с входом записи второго накопителя, выходы первого накопителя соединены с информационными входами первой группы выходного мультиплексора, выходы которого являются информационными выходами устройства, информационные входы второй группы выходного мультиплексора соединены с выходами второго накопителя, первый и второй входы выборки которого соединены соответственно с пятым и шестым выходами блока управления, адресные входы второго накопителя соединены с выходами второго мультиплексора, управляющий вход которого соединен с седьмым выходом блока управления, входы разрешения записи и считывания которого являются соответствующими входами устройства, о т л и ч а

1665406 гистры, первый, второй, третий, четвертый, пятый и шестой элементы задержки, генератор, первый, второй и третий триггеры, элемент И-НЕ, первый, второй, третий, четвертый, пятый и шестой элементы И, выход генератора соединены с входом установки в "1" второго триггера, прямой выход которого соединен с третьим входом первого элемента И, второй вход которого соединен с инверсным выходом первого триггера, прямой выход которого соединен с входом первого элемента задержки, выход которого соединен с первым входом элемента И-НЕ, второй вход которого соединен с входом установки в "1" второго регистра, выходом второго элемента задержки, входом установки в "0" второго триггера и является восьмым выходом блока управления, выходы дешифратора соединены с соответствующими информационными входами первого и второго регистров, первый выход второго регистра соединен с вторым входом четвертого элемента И и первым входом третьего элемента И и является первым выходом блока управления, второй выход вто- . рого регистра соединен с вторыми входами третьего и пятого элементов И и является седьмым выходом блока управления, третий выход второго регистра соединен с вторым входом шестого элемента И и третьим входом третьего элемента И и является девятым выходом блока управления, первый инверсный выход первого регистра соединен с входом четвертого элемента задержки, первым входом второго элемента И и первым входом четвертого элемента И, второй инверсный выход первого регистра соединен с входом пятого элемента задержки, вторым входом второго элемента И и первым входом пятого элемента И, третий инверсный выход первого регистра соединен ю щ е е с я тем, что, с целью повышения надежности устройства, в него введены третий мультиплексор, третий накопитель, первый и второй блоки контроля, первый и второй элементы ИЛИ-НЕ, счетчик фазы регенерации, вход синхронизации которого соединен с выходом переполнения счетчика адресов регенерации и первым входом задания режима блока управления, выходы счетчика фазы регенерации соединены соответственно с вторым и третьим входами задания режима блока управления, восьмой выход которого соединен с входом синхронизации счетчика адресов регенерации, девятый выход блока управления соединен с

15 управляющим входом третьего мультиплексора, информационные входы первой группы которого соединены с адресными входами устройства, информационные входы второй группы третьего мультиплексора соединены с выходами счетчика адресов регенерации, выходы третьего мультиплексора соединены с адресными входами третьего накопителя, первый и второй входы выборки которого соединены соответственно с десятым и одиннадцатым выходами блока управления, второй вход выборки третьего накопителя соединен с первым входом первого элемента ИЛИ-НЕ,.вход записи третьего накопителя соединен с четвертым выходом блока управления, информационные выходы третьего накопителя содинены с информационными входа20

30 ми третьей группы выходного мультиплексора и входами группы первого

35 блока контроля, вход которого соединен с входом второго блока контроля и является входом свертки адреса устройства, выход первого блока контроля соединен с вторым входом первого элемента ИЛИ-НЕ, выход которого соединен с первым управляющим входом выходного мультиплексора и первым входом второго элемента ИЛИ-НЕ, выход которого соединен с вторым управляющим входом выходного мультиплексора, второй вход второго элемента

ИЛИ-НЕ соединен с вторым входом выборки второго накопителя, третий вход второго элемента ИЛИ-НЕ соединен с выходом второго блока контроля, входы группы которого соединены с информационными выходами второго накопителя.

2. Устройство по п.1, о т л и ч а ю щ е ес я тем, что блок управления содержит дешифратор, управляющий вход которого является первым входом задания режима блока управления, первый и второй адрес40

55 с входом шестого элемента задержки, третьим входом второго элемента И и первым входом шестого элемента И, выход второго элемента И соединен с входом третьего элемента задержки, выход которого соединен с входом установки в "0" первого регистра и входом установки в "1" третьего триггера, прямой выход которого соединен с третьим входом первого элемента И и входом установки в "0" первого триггера и является четвертым выходом блока управления, выход третьего элемента И соединен с входом второго элемента задержки и третьим входом элемента И-НЕ, выход которого соединен соответственно с входом установки в "1" и

"0" первого регистра и третьего триггера, выход первого элемента И соединен с вхоные входы дешифратора являются соответственно вторым и третьим входами задания дом синхронизации второго регистра, вход режима дешифратора, первый и второй ре- синхронизации первого регистра является

1665406

12 ются соответственно третьим, шестым и одиннадцатым выходом блока управления, выходы четвертого, пятого и шестого элементов И являются выходом блока управле5 ния.

Состояние устройства

Информация иа выходе устройства

Наличие ошибок

Логическое состояние

Выходы блока управления

Выходы блоков контроля

32 34 6

0 0

Регенерация в I чтение из II u III

0 0

0 1

Не обнаружено

Ошибка в Ш

Ошибка в П

Ошибка в II u III

1 .0

1 1

Переход к регенера- О О ции в II чтение из

I, И и 111

0- 0

О 1

1 0

1 1

% О

Х- 1

0 0

О

) О

1 1

Не обнаружено

Г

Ошибка в XII

Ошибка в II

Ошибка в II и Ш .Иэ I

Регенерация в II чтение из I u III

Иэ XII

1 О

Не обнаружено

Ошибка в III

Не обнаружено

Ошибка в III

Ошибка в II

Из Ш

Hs II

Иэ Ш

Переход к регенера- О О ции в III чтение из I, II, III

Ошибка из II u III Из 1

0 1

Из IX

Регенерация в III чтение in 1 и 11

Иэ I

Переход к регенера- О О ции в I, чтение из т, И, III

Из IXI

Hs И

Hs Ш

Из I

П р н м е ч а н и е, Условные обозначения в таблице: I - первый накопитель 2;

Il — второй накопитель 5; III- третий накопителЬ 10;

Х- — произвольное состояние. входом обращения по считыванию блока управления, вход установки в "1" первого триггера является входом обращения по записи блока управления, выходы четвертого, пятого и шестого элементов эадержки являНе обнаружено

Ошибка s II

Не обнаружено

Ошибка в III

Ошибка в II

Ошибка в II и Ш

Hs Ш

Hs II

Hs Ш

Отказ

Из Ш

Из II

Из Ш

tllltllfllllllfl

М1!Ийи!И

1665406

Peplos

a onumee

Второй югопыпюЬ

Третий

КОЯОПИЯМЬ иг. 2

Qua. 5

%ращение

/70 з юиъ

Рерйщ"

ЯЫОПИП1МЬ

Впалой

УОТдИ//ПЮВИ

Третий ипголипаю

Общение по суип7ыьиию

Первый иаколитевь

Bmoc 0 ежаиа епа летии ьФкоаг л

Составитель Ю.Сычев

Редактор С.Патрушева Техред М.Моргентал Корректор T.Êîëá

Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101

Заказ 2394 Тираж 347 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5