Устройство для приема сигналов с фазовочастотной модуляцией

Устройство для приема сигналов с фазовочастотной модуляцией

Иллюстрации

Показать все

Реферат

 

Изобретение относится к радиотехнике и может использоваться для широкого класса систем высокоскоростной передачи информации. Цель изобретения - повышение помехоустойчивости. Устройство содержит частотный детектор 1, первый, второй, третий, четвертый интеграторы 2, 15, 16, 22, второй, первый, четвертый, третий, пятый блоки 3, 5, 8, 18, 20 задержки, блок 4 исправления ошибок, второй, первый ключи 6, 12, второй, первый генераторы 7, 11 частот, смеситель 9, блок 10 выделения несущей, первый, второй фазовые детекторы 13, 14, сумматор 17, управляемый фазовращатель 19, перемножитель 21. Введение блоков 3, 8, 18, 20 задержки, блока 4 исправления ошибок, фазового детектора 17, управляемого фазовращателя 19 и перемножителя 21 обеспечивает достижение указанной цели. 1 з.п. ф-л7ы, 2 ил. 7

СОЮЗ СО8ЕТСКИХ социдлистических

РЕСПУБЛИК (я)5 Н 04 1 27/32

ГОСУДАР СТ8Е ННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ и 7ИИС- ТЕ; :- БИБЛИО

Фпг. /

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4720122/09 (22) 14,07.89 (46) 23.07.91. Бюл. М 27 (72) Б,И,Макаренко, M,А,Иванов, Н.В.Селеко и B.B.Ñîêàë (53) 621.394.6(088.8) (56) Авторское свидетельство СССР

N 1345370, кл. Н 04 L 27/22, 1986. (54) УСТРОЙСТВО ДЛЯ ПРИЕМА СИГНАЛОВ

С ФАЗОВОЧАСТОТНОЙ МОДУЛЯЦИЕЙ (57) Изобретение относится к радиотехнике и может использоваться для широкого класса систем высокоскоростной передачи информации. Цель изобретения — повышение помехоустойчивости. Устройство содержит,. Ж,, 1665532 А1 частотный детектор 1, первый, второй, третий, четвертый интеграторы 2, 15, 16, 22, второй, первый, четвертый, третий, пятый блоки 3, 5, 8, 18, 20 задержки, блок 4 исправления ошибок, второй, первый ключи 6, 12, второй, первый генераторы 7, 11 частот, смеситель 9, блок 10 выделения несущей, первый второй фазовые детекторы 13, 14, сумматор 17, управляемый фазовращатель

19, перемножитель 21, Введение блоков 3, 8, 18, 20 задержки, блока 4 исправления ошибок, фазового детектора 17, Управляемого фазовращателя 19 и г;ремножителя

21 обеспечивает достижение указанной цели. 1 з.п, ф-лы, 2 ил.

1665532

Изобретение относится к радиотехнике и может использоваться для широкого класса систем высокоскоростной передачи информации.

Цель изобретения — повышение помехоустойчивости.

На фиг,1 изображена структурная элек, трическая схема предлагаемого устройства; на фиг,2 — схема блока выделения несущей.

Устройство содержит частотный детектор 1, первый интегратор 2, второй блок 3 задержки, блок 4 исправления ошибок, первый блок 5 задержки, второй ключ 6, второй генератор 7 частот, четвертый блок 8 задержки, смеситель 9, блок 10 выделения несу,щей, первый генератор 11 частот, первый ключ 12, первый 13, второй 14 фазовые детекторы, второй 15, третий 16 интеграторы, сумматор 17, третий блок 18 задержки, управляемый фазовращатель 19, пятый блок

20 задержки, перемножитель 21, четвертый, интегратор 22, Блок 10 состоит из умножителя 22 частоты на два, узкополосного фильтра 24, делителя 25 частоты на два, перемножителя

26, фильтра 27 нижних частот и опорного генератора 28.

Устройство для приема сигналов с ФЧМ работает следующим образом.

Пусть на вход устройства поступает

Ф IM-сигнал с модуляционным форматом 2f—

2р, который можно представить в следующем виде:

S(t) = А соя((в + в,(с)) t + J(t) л+ гро ), где А — амплитуда принимаемого ФЧМ-сигнала; вои po — соответственно центральная круговая частота и постоянная составляющая мгновенной начальной фазы ФЧМ-сигнала; во+ в (с) — закон изменения во времени мгновенной частоты ФЧМ-сигнала;

J(t) z— - закон изменения во времени значения мгновенной начальной фазы ФЧМсигнала, J Ц"„2)..

Нэ выходе частотного детектора 1 по резул ьтатам и риема элемента сигнала за тактовый интервал Т времени формируется напряжение, которое является функцией отклонения значения частоты во+ (t) принятогозлемента сигнала S(t) от частоты настройки частотного детектора 1 (во + вс):

0чд(с) = Яд((во+ сй(с)) — (м + в1 ))=

- S>(O (c) - M), где $д — крутизна детекторной характеристики частотного детектора.

Напряжение 0чд(с) с выхода частотного детектора 1 поступает на вход интегратора

2, в котором интегрируется за время тактового интервала Т. На выходе интегратора 2 имеют напряжение следующего вида: () = С Яд (в (с) — в1) бс где С вЂ” константа.

Напряжение Ос(с) может принимать два значения:

Яд.2к,если в момент времени

tt(t)=2 — уровень логической единицы; если в момент времени

ti(t)=1 — уровень логическОго нуля, 10 Ос(с)=

15 и может быть представлено цифровым кодом Рi (с — T) = I (t — Т) — 1, где Г (t — Т) — решение о текущем (с задержкой на T) индексе ("0" или "1") разрешенного значения мгновенной частоты принимаемого сигнала S(t).

20 Задержанный в блоке 5 на один такт Т и в блоке 8 на два такта 2Т входной сигнал

S" (с)= А ° cos(w+ и /с — ÇT) t + )(с — ЗТ)7г+ грр поступает на один вход смесителя 9, на другой вход которого поступает сигнал Здщ(с—

25 -ЗТ)=В сов(а / (t — 3T)+pо с частотой и {с-ЗТ) с одного из выходов генератора 7, который из опорного колебания Si{t)= Н соз(в,с+у ) с частотой и о и амплитудой Н, поступающего

30 íà его вход с выхода блока 10, создает двэ одновременно действующих колебания

Бдгчс и Ядгч2 с одинаковой амплитудой В и с различными центральными частотами вс и щ, равных разности между разрешенными частотами (во+вс ), (No+ в ) принимаемого сигнала S(t) и частотой во, используемой для когерентной подстройки опорного генератора 28 в блоке 10:

Sprat= В CoS(C0i t+po)

Выбор одного из данных сигналов осуществляется ключом 6 в соответствии с цифровым кодом FI(t — ЗТ =!(с — ЗТ) — 1, поступающим íà его управляющий вход свыхода блока 4,,На выходе смесителя 9 имеют сигнал

S4(tj = — А В COS(t+J(t — 3T)TCj

С выхода смесителя 9 сигнал S4(t) поступает на вход умножителя 23 (на вход блока

10), на выходе которого образуется сигнал вида:

S4 (t) =1 соз(2 вс), где 1. — амплитуда сигнала S4 (t), Сигнал S4 (t), пройдя через узкополосный фильтр 24, настроенный на частоту

2, поступает на вход делителя 25, на выходе которого получают сигнал вида;

S5(t) = М созво с, где М вЂ” амплитуда сигнала Sg(t).

1665532

Тем самым устраняется фаэовая модуляция в сигнале S4(t). Сигнал Ss(t) поступает на первый вход перемножителя 26, на второй вход которого поступает сигнал Se(t) с частотой в„а на выходе которого образует- 5 ся сигнал

„Щ--, И НФ * i(3 i+cosi(ru, ко. ) нР,1 который поступает на вход фильтра 27, на выходе которого имеется низкочастотное напряжение Оф) = — М Н COS((N,— в)1 — р,)), 1 1 которое подстраивает опорный генератор 28.

Таким образом частота опорного сигнала

Яф), генерируемого опорным генератором

28, No-N. С выхода блока 10 опоРный сигнал Sg(t) поступает на вход генератора

11, который создает два одновременно действующих колебания Яогч1 и Богч с одинаковой амплитудой В и постоянной составляющей мгновенной начальной фазы ро, но с различНЫМИ цЕНтраЛЬНЫМИ ЧаСтОтаМИ (No+ В1) И (No + NZ), раВНЫХ ЗНаЧЕНИяМ раэрЕШЕННЫХ частот принимаемого сигнала S(t) огч = В соз((во+ A) t + po).

Сигнал So с i-ro выхода генератора 11 поступает на второй вход фазового детектора (13 или 14), на первый вход которого с выхода блока 5 поступает принятый сигнал, задержанный на время одного такта и имеющий вид

S (t) = А соз((в+ o4(t-T) < + J(t Ò) л+ poj

На выходе фазового детектора (13 или 14) получают напряжение, являющееся функцией разности мгновенной фазы принятого сигнала (задержанного на время одного такта T) и мгновенной фазы сигнала So, а также функцией разности мгновенных частот этих сигналов

Офд = К соз((в,+ и (-Т) t + j(t-T) л+ р; (в,+

+ в ) t — po) = К co$(((t — Т) — оЧ+ j(t — Т) л), 40 где К вЂ” масштабный коэффициент, Напряжение Офд с выхода фазового детектора (13 или 14) поступает на вход(1+1)-го интегратора (15 или 16), в котором интегрируется за время тактового интервала Т. На 45 выходе (i+1)-ro интегратора имеется следующее напряжение: .

Uzi = С. К fzco$((и (t-Т) — и t + j(t-T)z)dt .

Данное напряжение может принимать 50 только два значения:

С К Т, если Nl(t — T) =(9 tn j(t — Т) = 2— уровень логической единиUzi= цы;

О, во всех остальных случаях — 55 уровень логического нуля.

Напряжение Ог с выхода (i+1)-го фазового детектора (15 или 16} поступает íà i-й вход сумматора 17, В случае, когда на входе

ti(t-Т) = 2, íà l(t-Т)-ом входе сумматора 17 имеется напряжение, соответствующее уровню логической единицы, а на другом входе сумматора 17 напряжение, соответствующее уровню логического нуля. В этом случае на выходе сумматора 17 имеется напряжение, соответствующее уровню логической единицы, а в случае, когда ti(t — Т) -1, на двух входах сумматора 17 и на выходе сумматора 17 имеется напряжение, соответствующее уровню логического нуля. Сигнал, поступающий с выхода сумматора 17 можно описать цифровым кодом F;(t— - 2Т) = j(t-2Т}-1.

Данный цифровой код Е1(— 2Т) с выхода сумматора 17 поступает на управляющий вход управляемого фазовращателя ; 9, на сигнальный вход которого с одного из выходов генератора 11 через блок 18, который задерживает сигнал на время одного такта Т, поступает сигнал

S„(t — Т) = В соз((во+ в "(t — 2л))с+ дъ).

Выбор этого сигнала из сигналов S«

Fi(t-2T) дискретно изменяет значение мгновенной начальной фазы сигнала S. > (t — 2T).

На выходе управляемого 4.1зовращателя формируется опорный ФЧМ-сигнал

Sl(t) = В соз((No+ ì(t 2T))t+ J(t 2T)g+ р,).

Данный сигнал с выхода управляемого фазовращателя поступает на второй вход перемножителя 21, на первый вход которого поступает принятый сигнал, задержанный блоком 5 на время одного такта Т и блоком

20 на время одного такта Т;

S""(t) = А соз((в + N (t — 2T))t + j(t — 2Т) л)+ дЪ).

В перемножителе 21 сигналы S<(t) и S""(t) перемножаются и на выходе перемножителя 21 получают напряжение

U2(t) =А В cos((No — cu;(t — 2T))t+j(t — 2Т)л+

+р, — (во+а (t — 2Тф — j(t — 2Т) г — р,) =A x

1 х В cos(cu;(t — 2 " (t — 2T)jt, которое интегрируется за время тактового интервала Т интегратором 22, на выходе которого получают напряжение

Оз(с) = С > А.8foñî$(N(t — 2Т) — op" (t — 2T))tdt, которое может принимать только два значения: С А В Т если в момент времени

2 j(t- 2Т) = l(t-2Ò) — уровень

Ua(t) = логической единицы; !

0, если в момент времени

1 t(t — 2Т) i (t — 2Т) — уровень логического нуля, 1665532

Составитель Н. Лазарева

Редактор М. Бланар Техред M.Ìîðãåíòàë Корректор Э. Лончакова

Заказ 2400 Тираж 391 Подписное

ВНИИПИ Государственного комитета Ilo изобретениям и открытиям при ГКНТ СССР

113035. Москва, Ж-35, Раушская наб„4/5

Производственно-издательский комбинат "Патент", г, Ужгород, ул,Гагарина, 101 и может быть представлено в виде цифрового кода

Fp< = I l i(t-2Т) — Г (t-2Т) l-1I .

Цифровой код с выхода интегратора 22 поступает на второй вход блока 4, на первый вход 5 которого с выхода интегратора 2 через блок

3 с временем задержки на время одного такта Т поступает цифровой код FI (t-ЗТ)=

- i (t-ЗТ) -1, значение которого в блоке 4 в

1 момент времени tизменяется,,если в этот 10 момент F< - О, и не изменяется, если F< =

-1. На выходе блока 4 имеют решение о текущем (с задержкой на 3) индексе разрешенного значения мгновенной частоты

ФЧМ-сигнала S(t) в аиде цифрового кода 15

FI (t — ЗТ) = l(t-ЗТ)-1.

Формула изобретения

1, Устройство для приема сигналов с фазовочастотной модуляцией, содержащее частотный детектор, вход которого и вход 20 первого блока задержки являются входом устройства, выход частотного детектора соединен с входом первого интегратора, последовательно соединенные смеситель, блок выделения несущей и первый генера- 25 тор частот, первый и второй выходы которого соединены соответственно с первым и вторым входами первого ключа, выход блока выделения несущей соединен с входом второго генератора частот, выходы которого 30 соединены с соответствующими входами второго ключа, выход первого блока задержки через первый фазовый детектор соединен с входом второго интегратора, выход второго ключа соединен с первым входом 35 смесителя, о т л и ч а ю щ е е с я тем, что, с целью повышения помехоустойчивости, введены второй — пятый блоки задержки, блок исправления ошибок, последовательно соединенные второй фазовый детектор, третий интегратор, сумматор, управляемый фазовращатель, перемножитель и четвертый интегратор, причем выход первого интегратора через второй блок задержки соединен с первым входом блока исправления ошибок, второй вход которого соединен с выходом четвертого интегратора, а выход — с входом второго ключа и является первым выходом устройства, выход первого интегратора соединен с третьим входом первого ключа, выход которого через третий блок задержки соединен с вторым входом управляемого фаэовращателя, выход первого блока задержки через четвертый блок задержки соединен с вторым входом смесителя, выход первого блока задержки соединен с первым входам второго фазового детектора, второй вход которого соединен с вторым выходом первого генератора частот, первый выход которого соединен с вторым входом первого фазового детектора, выход второго интегратора соединен с вторым входом сумматора, выход которого является вторым выходом устройства, выход первого блока задержки через пятый блок задержки соединен с вторым входом перемножителя.

2, Устройство по п.1, о т л и ч а ю щ е ес я тем, что блок выделения несущей содержит последовательно соединенные умножитель частоты на два, узкополосный фильтр, делитель частот на два, перемножитель, фильтр нижних частот и опорный генератор, выход которого соединен с вторым входом перемножителя и является выходом блока выделения несущей, входом которого является вход умножителя частоты на два.