Устройство стабилизации ложных тревог

Устройство стабилизации ложных тревог

Реферат

 

1. Устройство стабилизации ложных тревог, содержащее многоотводный блок задержки, вход и М-1 выходов которого, кроме центрального j-го, соединены с соответствующими входами блока вычисления рангов, М + 1 вход которого через блок нормирования подключен к центральному j-му выводу многоотводного блока задержки, выход блока вычисления рангов соединен с входом порогового блока, выход которого является выходом устройства, отличающееся тем, что, с целью стабилизации вероятности ложных тревог на фоне скачкообразных изменений интенсивности протяженных помех, в него введены блок обнаружения кромок помех и блок памяти, причем первый выход блока обнаружения кромок помех соединен с входом многоотводного блока задержки, второй выход блока обнаружения кромок помех соединен с дополнительным входом блока вычисления рангов, дополнительный выход которого через блок памяти соединен с вторым входом блока нормирования, второй выход блока памяти соединен с вторым входом порогового блока, вход блока обнаружения кромок помех является входом устройства.

2. Устройство по п.1, отличающееся тем, что, блок обнаружения кромок помех содержит многоотводный блок задержки, два сумматора, два умножителя, два пороговых блока, триггер и блок задержки, причем вход и выход многоотводного блока задержки являются соответственно входом и первым выходом блока обнаружения кромок помех, а первая и вторая группы выходов многоотводного блока задержки через соответствующие первую и вторую цепочки из последовательно соединенных сумматора, умножителя и порогового блока, подключены к входам триггера, выход которого подключен к входу блока задержки, выход которого является вторым выходом блока обнаружения кромок помех, при этом выход сумматора первой цепочки подключен к второму входу порогового блока второй цепочки, выход сумматора второй цепочки подключен к второму входу порогового блока первой цепочки, а вторые входы обоих умножителей объединены и являются установочным входом блока обнаружения кромок помех.

3. Устройство по п.1, отличающееся тем, что блок вычисления рангов содержит многоотводный блок задержки, инвертор, М блоков сравнения, два сумматора, вычитатель и коммутатор, причем вход и выходы многоотводного блока задержки, кроме центрального j-го, соединены с соответствующими первыми входами М блоков сравнения и входами первого сумматора, j-й выход многоотводного блока задержки через инвертор соединен с объединенными вторыми входами М блоков сравнения и управляющим входом коммутатора, выходы М блоков сравнения подключены к соответствующим входам второго сумматора, выход первого сумматора соединен с первым входом коммутатора непосредственно, а с вторым входом коммутатора через вычитатель, при этом вход многоотводного блока задержки является дополнительным входом блока вычисления рангов, входами и М + 1 входом которого являются соответственно четвертые входы и объединенные третьи входы М блоков сравнения, выходы второго сумматора и коммутатора являются соответственно выходом и дополнительным выходом блока вычисления рангов, а второй вход вычитателя является установочным входом постоянного числа,