Устройство управления процессора

Устройство управления процессора

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и предназначено для использования в процессорах универсальных и специализированных ЭВМ. Цель изобретения - повышение быстродействия - достигается благодаря наличию в составе устройства блока управления выборкой команд, блока предварительной обработки команды, блока регистров модификации адреса, блока нулевого модификатора, блока прерывания, блока суммирования адреса, регистра с маскированием по выдаче, блока прерывания по командным тягам, блока хранения адреса и блока регистровой памяти. 13 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

)s G06 F 9/00

ГОСУДАР СТВ Е ННЫ Й КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ р г Г 1 я 11 д 1 ()

i4 ,О

00

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4629001/24 (22) 04.11.88 (46) 15.08.91, Бюл. М 30 (71) Институт точной механики и вычислительной техники им. С.А,Лебедева (72) М.В.Тяпкин, И.Н.Кузнецов и Л.М.Филатова (53) 681.3(088,8) (56) Техническое описание МВК "Эльбрус2".

Спецпроцессор СВС-1. Устройство управления.

Техническое описание ИБ 13.055.006.101, (54) УСТРОЙСТВО УПРАВЛЕНИЯ ПРОЦЕССОРА

Изобретение относится к вычислительной технике, в частности к устройству управления процессора, и может быть использовано при построении процессора электронной вычислительной машины.

Целью изобретения являеется повышение быстродействия устройства управления процессора.

На фиг.1 представлена блок-схема устройства управления процессора; на фиг,2— схема блока нулевого модификатора; на фиг.3 — схема регистра с маскированием по выдаче; на фиг,4 — схема блока прерывания по командным тегам; на фиг.5, 6 — схема блока управления выборкой команд; на фиг.7, 8 — схема блока предварительной обработки команды; на фиг.9 — схема блока регистров модификации адреса; на фиг,10— схема блока прерывания; на фиг.11 — схема блока суммирования адреса; на фиг.12— схема блока хранения адреса; на фиг,13— схема блока регистровой памяти.

„„5U„„1670686 А1 (57) Изобретение относится к вычислительной технике и предназначено для использования в процессорах универсальных и специализированных ЭВМ. Цель изобретения — повышение быстродействия — достигается благодаря наличию в составе устройства блока управления выборкой команд, блока предварительной обработки команды, блока регистров модификации адреса, блока нулевого модификатора, блока прерывания, блока суммирования адреса, регистра с маскированием по выдаче, блока прерывания по командным тегам, блока хранения адреса и блока регистровой памяти, 13 M/l.

Устройство управления процессора (фиг.1) содержит блок 1 управления выборкой команд, блок 2 предварительной обработки команды, блок 3 регистров модификации адреса, блок 4 нулевого модификатора, блок 5 прерываний, блок 6 суммирования адреса, регистр 7 с маскированием по выдаче, блок 8 прерываний по командным тегам, блок 9 хранения адреса, блок 10 регистровой памяти, первый 11 информационно-управляющий вход-выход устройства, включающий вход 11-1 стробэ приема адресов слов, вход 11-2 готовности команды, выход 11-3 адреса команды, выход 11-4 признака правой команды. выход 11-5 номера регистра, вход 12 команды устройства, вход 13 данных для регистров модификации адреса устройства, второй 14 информационно-управляющий вход-выход устройства, включающий вход 14-1 признака защиты, выход 14-2 данных для регистра прерывания, выход 15 дополнительных причин пре1670686 рыввния устройства, первый 16 и второй 17 выходы адреса устройства, вход 18 исполнительного адреса счетчика адресов слов, информационно-управляющий вход-выход

19 блока управления выборкой команд, включающий вход 19-1 строба приема адресов слов, вход 19-2 готовности команды, выход 19-3 адреса команды, выход 19-4 признака правой команды, выход 19-5 номера регистра, информационно-адресный вход 20 блока управления выборкой команд, включающий вход 20-1 признаков прерывания и вход 20-2 адреса возврата, управляющий вход-выход 21 блока управления выборкой команд, включающий вход 21-1 признака установки группового режима, вход 21-2 разрешения приема команды, вход 21 — 3 строба приема на счетчик адресов слов, выход 21 — 4 строба приема на регистр команды, вход 22 признака нуля в нулевом модификаторе и информационно-управляющий выход 23 блока управления выборкой команд, включающий выход 23-1 разрешения вычитания единицы из нулевого модификатора и выход 23-2 строба запуска команды в групповом режиме, вход 24 готовности регистра команды и выход 25 строба приема на счетчик адресов слов блока управления выборкой команд, информационно-управляющий вход 26 блока предварительной обработки команды, включающий вход 26 — 1 разрешения вычитания единицы из нулевого модификатора и вход 26-2 строба запуска команды в групповом режиме, первый 27 управляющий вход-выход блока предварительной обработки команды, включающий вход 27-1 строба приема на регистр команды, выход 27 — 2 признака установки группового режима, выход 27-3 разрешения приема команды, выход 27 — 4 строба приема на счетчик адресов слов, вход 28 команды и второй 29 информационно-управляющий вход-выход блока предварительной обработки команды, включаюший вход 29-1 состояния триггера вычитания единицы на уровне регистра результата, выход 29 — 2 признака вычитания единицы из нулевого модификатора и выход

29-3 данных для дешифратора канала приема на регистр результата, третий 30 информационно-управляющий вход-выход блока предварительной обработки команды, включающий вход 30 — 1 признаков нулей и единиц и выход 30 — 2 управления режимом счетчика, первый 31 информационно-управляющий вход-выход блока предварительной обработки команды, включающий вход

31-1 признака нулевого содержимого модификатора, выход 31-2 данных для дешифратора стробов приема, выход 31 — 3 данных

55 для дешифратора стробов выдачи и выход

31-4 данных для дешифратора канала приема на модификаторы, выход 32 строба маскирования по выдаче и информационноуправляющий выход 33 блока предварительной обработки команды, включающий выход 33 — 1 кодовых разрядов регистра команды и выход 33 — 2 строба приема на регистр результата, выход 34 адресного смещения команды, выход 35 строба управления слагаемым из регистра с маскированием по выдаче и первый 36 управляющий выход блока предварительной обработки команды, включающий выход 36-1 строба управления адресным смещением команды и выход 36 — 2 строба приращения сумматора адреса, второй управляющий вход-выход 37 блока предварительной обработки команды, включающий вход 37 — 1 готовности регистра команды, вход 37-2 временных сигналов прерывания, выход 37-3 сигнала сборки запрещенных команд и выход 37 — 4 четной свертки команды, второй 38 управляющий выход блока предварительной обработки команды, включающий выход 38-1 разрядов тега команды и выход 38-2 запрещения сброса, псрвый информационно-управляющий вход-выход 39 блока регистров модификации адреса, включающий первый

39 — 1, второй 39- 2 и третий 39-3 входы задания режимов и третий информационный выход 39-4, информгщионно-адресный выход

40 блока регистров модификации адреса, включающий r,åðâûé 40 — 1 и второй 40-2 информационные выходы, первыи 41, второй 42 информационные входы и информационный вход-выход 43 блока регистров модификации адреса, включающий третий

43 — 1 информационный вход и шестой 43 — 2 информационный выход, второй 44 информационно-упраьляющий вход-выход блока регистров модификации адреса, включающий четвертый 44- 1 информационный вход, седьмой 44-2 информационный выход и второй 44- 3, правляющий выход, восьмой

45. четвертый лб и лягый 47 информационны выходы блока регистров модификации адреса, информационный 48 вход-выход блока нулевого модификатора, включающий вход 48 — 1 данных в нулевой модификатор и выход 48 — 2 данных из нулевого модификатора, информационно-управляющий 49 вход-выход блока нулевого модификатора, включающий вход 49-1 управления режимом счетчика и выход 49-2 признаков нулей и единиц, выход 5Р признака ну я в нулевом модификаторе блока нулевого модификатора, выход 51 гото ности регистра команды и управляющий 52 вход-выход блока прерывания, включающий ьход52-1 признака чет1670686 ной свертки команды. вход 52-2 сигнала сборки запрещенных команд, выход 52-3 готовности регистра команды и выход 52-4 временных сигналов прерывания, выход 53 сигнала отсу», твия прерывания по защите 5 и информационный вход 54 блока прерывания, включающий вход 54 — 1 признака четной свертки «егэ и вход 54-2 признака некомандного тега, информационно-управляющий вход-выход 55 блока прерыванич, 1О включающий вход 55 -1 признака защиты и выход 55-2 данных для регистра ггрерываний, управляющий 56 вход блока суммирования адреса, включающий вход 56-1 строба управления адресным смещением 15 команды и вход 56-2 строба приращения сумматора адреса, вход 57 строба управления слагаемым из регистра с маскированием по выдаче блока суммировани адреса. первый 58, второй 59 и трегий 60 входы 20 данных, второй 6, третий 62 и первый 63 выходы исполнительного адреса блока суммирования адреса, вход 64 строба с маскированием по выдаче и информационноуправляющий 65 вход-выход регистра с ма 25 скированием по выдаче, включающий вход

65-1 данных для регистра с л1аскированием по выдаче, вход 65- 2 с»роба и риема в регистр с маскироьал ием по выд: че. пеовый

65-3 выход;,àííûõ из регистра с маскиро- 30 ванием по выдаче. втооой 66 выход данных из регистра с маски "ванием по выдаче, вход 67 строба пр.1ема на счетчик адресов слов и инфорл1ацион;-ый выход 68 блока прерываний по командным тегам, включаю- 35 щий выход 68-1 признака чс»ной свергки тега и выход 68-2 признака некоманднпго тега, управляющий вход 69 блока прерываний по команцным тегам. еклк1чающий вход

69--1 разрядов тега команды и вход 69-2 - -О запрещения сброса, выход 70 причин прерываний по командным тегам блока прерываний по командным те: ам. второй управляющий вход 71, третий 72, второи 7„ и четвертый 74 .1нф рл1:.ционные входы 45 блока хранения адреса. информационноуправляющий вход 75 блока хранения адре са, включан>щии 1ероыи уIIравляющии 75 и первый информационный 75-2 Exoäû, информационно-управляющий вход-выход 76 50 блока хране 1ия адреса, включающий вход

76-1 данных для дешифратора канала приема на регистр результата, вход 76-2 признака вычитания единицы из нулевого модификатора, выход 76-3 состояния триг- 5 . гера вычитания единицы на уровне регистра результата. информационно-управляющий выход блока хранения адреса, включающий и ."рвый выход 77-1 данных и выход 77-2 строба приема адреса запи"и, втогой выход

78данных блока хранения адреса, информационно-управлчюшии нход 79 блока регистровой памчти, включающий вход 79 -1 данны . с регистра результата и вход 79- 2 строба приема адреса записи, выход 80 блока регистровой памяти.

Блок 4 нулевого модифика»ора (фиг,2) содержит c÷e»÷èê 81 HóëåBoJ о л»одификатора и узел 82 анализа на нули l1 единицы, содержащий элементы И 83.1-83.13. 84.184 2, 85-93. Счетчик 81 содержит элементы

И. счетчики 94.1- 94.7, повторители-инверторы 95,1- 95.4 и инверторы 96.1-96.3, входы 97.1.1-97.1.7. 97.2.1- 97.2.7

Регистр 7 с маскированием по выдаче (фиг 3) содержит регистр 98 с маскированием по выдаче и группу элел1ентов И 99.199 27.

Блок 8 прерываний по командным тегам (фиг 4) содержит сумматор 100 по модулю два. триггерный узел 101 и кол1мутатор 102, триггерный узел 101 выполнен на элементе

И-2И вЂ” ИЛИ 103- 1 и RS-триггере 104.

Коммутатор 102 содержит элемент 22И ИЛИ 103 — 2. элементы И l05-1, 105 — 2 и повторитель-инвертор 106.

Блок управления выборкой команд (фиг.5. 6) содержит инвертор 107, повториель-инвертор 108. элемент М -НЕ 109, сел"кторы 110 112 данных для установки соответственно триггеров правой команды, правого группового режима и левого группо ого режима, повторитель-инвертор 113, тр11ггеры 114--116 соответственно правой команды (ПРАВК), правого r pyl»noeoro режима Hl и левого групповогп режима (ЛГ), селpкторы 117.1-117.27 данных для счетчиv адресов командных слов (СЧА), элемент

И 2И ИЛИ 118 для выработки разрешения

=.ычигания единицы иэ содержил1ого МО, МГМГР), элемент И -HF 119, счетчик 120

С 1П элемент И 121, элементы И 122.1— 22 В выработки стробов приема в регистры

t;i" Г -7. регистры 123 1 123.8 буфера адреioI слов ВАСО-7. схему 124 совпадения, повторител, 125. элемент ИЛИ 126, шифратор

127, повторитель-инвертор 128. элемент

alJiLl 129, элемент И НЕ 130, повторительинлертор 131, селекторы 132.1 132.3 даннь .. регистр 133 сдвига. элементы 2И-ИЛИ

13-1 и 135. счетчик 136 количества занятых регистров буфера команд регистры 137.!в

13 .4. элементы И 138.1-138 4, мультиплекс ..р, 39 1 39.4, инверторы 140. 140,3, э i.i. е ты И НЕ 141, сс лекторы 142.1 — 142.3, 143 144. 145.1 — 145.3, элемент И 146, элем-. т И-2И ИЛИ 117, с.е»чик 148 записи ко 1анд, элементы ИЛИ 149, 150, элемент

L ",Å 151. элемент И 152, дешифратор 153 нол1ер,. ьь..од 151 емента 126, 1670686 соединенный с входом 154 элемента 129, шину 155 с выхода элемента 127, соединенную с входами элементов 145.1 — 145.3, шину

156 выходов элемента 153, соединенную с шиной входов 156 элементов 122.1 -122,8, выход 157 элемента 121, соединенный с входом 157 элемента 130, шину 158 выходов элемента 151, соединенную с шиной 158 входов элемента 110, выход 159 элемента

115, соединенный с входом 159 элемента

143.

Блок предварительной обработки команды (фиг.7, 8) содержит регистр 160 кода команды, дешифраторы 161-163 кодов операций, селектор 164 кодов операций записи в модификаторы, селектор 165 кодов операций считывания, селектор 166 кодов операций прямого и обратного вычитаний модификаторов, селектор 167 кодов запрещенных команд, селектор 168 кодов реальHhlx команд, селектор 169 кодов операций установки модификаторов из арифметического устройства АУ, селектор 170 кодов операций передачи управления, селектор

171 стробов приема на СЧА в операциях передачи управления, селектор 172 кодов операций записи. селектор 173 кодов операций прямого, обратного вычитаний модификаторов и операции ц«кла, повторитель 174 кода компонентных операций, элемент И—

НЕ 175. селектор 176 предварительных стробов приема на регистр результата (РР), селекг>р 177;,тробов приема на специ гльные модификаторы в операциях обращения к специальным модификаторам. элемент И

178 формирования кода операции возврата из прерывания (ВД) селектор 179 данных для установки триггера изменения команды (ТИК), элемент И 180, триггер 18) изменения команды ТИК, элемент ИЛИ 182, элемаHT

И вЂ” 2И вЂ” ИЛ И 183 вы работки данных для триггера занятости регистра команды ТЗРК, элемент И 184. триггер 185 занятости регистра команды, элементы 2И вЂ” 2И вЂ” ИЛИ 186.1—

186.7, 187.1-187.i, триггер 188 временн >й цепочки регистра команды, регистр 189 тегов и контрольного разряда регистра команды, регистр 190 адресных разрядов регистра команды, регистр 191 моди рикаторных разрядов регистра команды, noBTQрители-ин верторы 192.1-192.20, схема193 свертки кода по модулю два, элемент И 194, элементы И 195.1-195,5, 196-202, иняертор

203, элементы И--2И вЂ” ИЛИ 204.1-204,7.

205.1 — 205,7. элементы И 206 — 213, шину 214 выходов регистра 160, соединенную с шиной 214 входов схемы 193 свертки, выход

215 селектора 164, соединенный с входом

215 элементов 206--210, выход 216 селектора 172, соединенный с входом 216 элемента

3Q

Зэ

4Г

200, выход 217 селектора 165, соединенный с входом 217 элемента И 199, выход 218 элемента 212, соединенный с входом 218 элементов 186.1 — 186.7, 187.1-187.7, выход

219 элемента 197, соединенный с входом

219 элементов 186.1-186,7, Блок регистров модификации адреса (фиг.9) содержит поразрядные селектор

220 данных, регистры 221,1 — 221.7 специальных модификаторов, регистры 222.1—

222.8, 223.1-223.7 рабочих модификаторов, причем регистр 222.8 является счетчиком магазина, но может использоваться и как обычный рабочий модификатор, дешифрагоры 224-226, поразрядные мультиплексоры 227 выборки данных из специальных модификаторов, поразрядные мулыиплексоры 228 и 229 выборки данных из рабочих модификаторов, дешифратор 230, схему 231 анализа групп разрядов счетчика магазина на единицы, схему 232 анализа групп разрядов счетчика магазина на нули селектора

233, 234 данных и дешифратор 235, Блок прерывания (фиг.10) содержит схему 236 свертки по модулю два, элементы

Vl — 2И-ИЛИ 237 и 238. элемент 2-2-2-2ИИЛИ 239, инвертор 240, элементы И 241, 242, три геры 243 -245 прерываний на уровнях АУ F i"- и РК, элемент И 246, элемент

2-2 2 2И вЂ” ИЛИ 247, инвер ор 248, рсгистр

249 сдв« а, "ивер ор 250, элемент И."И вЂ” 4Е

25 ., эл;.мг:. г 2-? -2 -2И -ИЛИ-НЕ 252, эл меи И 253

Блок су« мире ва ия адреса (фи-.11) содер+ю первый nowtóñ,>ìат«р 254, шину

255.1 выходов поразрядных полусумм 1-го этажа, ш«ну 255.2 выходов поразрядных переносов 1-го этажа. элементы 2 3--ЗИ ИЛИ

256.1-256.6, фгрмирующие сигналы переносов из пары смежных разрядов, начиная с 1-го, второй полусумматор 257, шину 258,1 выхо loe опазр-;дных переносов 2-го . та ка, ш« у 258.2 выходов поразрядных полусумм "-гс .тажа, э.-.ементы 2-2-2--2И- ИЛИ

259 1--259. - фо >ми >ующ. е разо..uâåèèå пр,,его г ернос че;>ез пару смежных разрядог. «;i «ная З-гп, схему 260 распространения пераносо я каждыи разряд полусумма, схему 261 ривед"-.ии ° двухряд ного кода к однорядному.

Блок хранения адреса(фиг.12) одержит поразрядные селекторы 262 да ных для ре гистра результата РР, де вифратор 263 номера канала данных, элемент И 264, григгер

265 признака компонент .ых операций на уровн ГР, регистр 266;>еэультага РР, регистр 267 кода операции на уровне РР, триггер 268 признака ычитания единицы из МО на ург.. E" .- Р. деш«фраторы 269, 270 кодл сперац«и иа РР, элемен. И 271, 1670686

Блок регистровой памяти (фиг,13) содержит регистры 272,1-272.8 буфера адресов записи БАЗО-7. элементы И

273,1-273.8, схему 274 совпадения адресов на PP и в БАЗО-7, поразрядные мультиплексоры 275 выдачи старшего регистра БАЗО7, счетчик 276 записи. дешифратор 277, В предлагаемом устройстве предполагается единая система синхронизации. Блоки и элементы, использующие синхроимпульсы, имеют входы СИ, изображенные на чертежах.

Блок 1 предназначен для выработки на счетчике 120 СЧА и буферизации в буфере

123.1-123.8 адресов командных слов и выдачи адреса в буферное устройство связи

БУС для подкачки слова иэ оперативной памяти. Кроме того, в буфере команд 137.1—

137.4 запоминается код номера регистра

БАСО-7 для последующего подключения соответствующего БАСО-7 информационного регистра в БУС к уровню регистра команды, после чего команда начинает выполняться, Буфер команд БК управляется сдвигателем

133 выборки регистра БК и счетчиком 136 количества заполненных регистров БК как по.приему (через мультиплексоры 139,1—

139.4), так и по выдаче через селекторы

142.1-142.3, Счетчик 148 записи командслужит для формирования стробов приема в выбранный регистр БАСО-7. Код номера регистра БАСО-7 с выбранного регистра БК

137,1 — 137.4 выдается в БУС по входу-выходу 19, Схема 124 совпадения адресов на

СЧА и в БАСО-7 служит для организации ассоциативной памяти команд беэ обращения к оперативной памяти.

Блок 2 предназначен для приема команды иэ БУС на регистр команды (РК) — регистры 160,189-191, дешифрации кода операции и организации сигналов управления операциями. Адресная часть PK по выходу 34 выдается в блок 6 для выработки исполнительного адреса операции. Сигналы управления счетчиком магазина выдаются с элементов 204,1-204.7, 205.1 — 205.7 отдельно от управляющих сигналов работы других модификаторов.

Блок 3 предназначен для организации рабочих, — регистры 222.1 — 222.8, 223.1—

223,7,и специальных; регистры 221,1-221,7, модификаторов. Специальные модификаторы используются при прерываниях для установки и упрятывания признаков режимов работы процессора, для фиксации адреса возврата иэ прерывания и других целей. Рабочие модификаторы участвуют в образовании исполнительного адреса. Содержимое рабочего модифика ора, участвующего в операции, выбранное на селекторе 233, поступает в блок сумматора адреса.

Блок 5 предназначен для сборки на элементах 237--239 различных типов прерыва5 ний, установки по ним соответствующих триггеров 243-245 уровней прерываний: AY и памяти, уровня РР, уровня РК, а также для формирования на сдвигателе 249 временных сигналов аппаратных действий по упря10 тыванию в специальные модификаторы режимов, адреса возврата и т.д, Блок 6 предназначен для образования исполнительного адреса операций и выдачи его по выходам 61 — 63 соответственно в блоки39и1.

Блок 9 предназначен для приема операции на уровень регистра результата (PP)— регистры 266, 267, триггеры 265, 268,и выдачи операции далее в БУС на буфер арифме20 тических команд, а адреса в блок 10 при записи вместе с кодом операции записи с элемента 271 по выходу 77, а также выдачи адреса по выходу 78 в БУС на схему управления обращением к памяти за операндом

25 при считывании.

Блок 10 предназначен для буферизации адресов записи с уровня PP в буфере адресов записи БАЗО-7-регистры 272.1-272,8, сравнения адресов на PP и в 6А30-7 на

30 схеме 274 совпадения, аналогичной соответствующему элементу 126 в блоке 1, и организации тем самым ассоциативной памяти чисел на "8" регистров без обращения к оперативной памяти. Адрес с самого ста35 рого по времени записи БАЗО-7 через мультиплексор 275 по выходу 80 выдается в БУС на схему управления записью в оперативную память.

При орагнизации режима изменения

40 адреса команды исполнительным адресом предыдущей специальной операции в устройстве управления прототипа сначала на двухвходовом сумматоре адреса происходило сложение кодов адресной части коман45 ды и исполнительного адреса специальной команды, запомненного на специальном регистре. Результат сложения запоминался на этом же специальном регистре-модификаторе. Затем полученная сумма складыва50 лась с содержимым базового модификатора, участвующего в изменяемой команде, а вновь полученная сумма считалась окончательным исполнительным адресом. Таким образом, начало выполнения собственно

55 данной операции удлинялось на время образования первой указаннои суммы. Связано это было с тем, что после образования первой суммы необходимо было проверить результат на возможную "магазинность". т.е. код 17(8) в модификлторных разрядах

1670686

12 команды и нули во всех разрядах первой суммы, так как это влияло на режим выполнения команды. Как было установлено в эксплуатации, возможное использование

"магазинности" команды после ее изменения предыду цей командой не применялось, так как приводило к трудностям при программировании Поэтому зто ограничение, т,е, предварительный анализ первой суммы на "магазинность" в режиме изменения команды, в предлагаемом устройстве управления снято, в связи с чем появилась возможность сразу вырабатывать исполнигельный адрес из трех слагаемых, учитывая совместимость с системой команд

Э В М" Б Э С М-б".

На вход 58 первого полусумматора олока 6 по выходу 24 из блока 2 поступают разряды адресной части регистра команды, на вход 60 по выходной шине 66 блока 7 поступают разряды хранящего регистра с маскированием по выдаче ХРМ, на котором хранится исполнительный адрес предыдущей специальной операции изменения команды. На вход 59 по выходной шине 47 блока 3 поступают данные с модификатора, участвующего в операции. Выдача XPM обеспечивается тем, что в операциях изменения команды вырабатывается строб выдачи содержи, ого ХРМ, поступающий с элемента 182 блока 2 по выходу 31 на вход

64 блока 7 В режиме изменения команды строб выдачи сгдержимого XPM вырабатывается триггером 181 изменения команды

ТИК, установка которого происходит при завершении операции изменения команды по селек1ору 179 данных при наличии íà PK кода этой операции, выделяемого с дешифраторов 1б1 — 63 и сигнала готовности PK—

ГРК, поступающего иэ блока 5 с входа-выхода 52 на вход-выход 37 блока 2. Первый полусумма.rop 254 имеет 3 входа: А. В и С.

Обычно на полусумматор на входы А и В подаются два слагаемые а на вход С вЂ” сигналы пеое оса or предыдущего поразрядного переноса. (ак как в предлагаемом устройс1ве блоке б на вход С заведены данные с рабочего модификатора, т.е. третье слагаемое. то необходимо выходы первого полусумматора снова сложить на втором полусумматоре 257 и затем после распространения переносов s каждый разряд привести двухрядный код к однорядному. Дла ускорения образования переносов используются элементы 256.1-256.6 возникновения переносов иэ каждой пары младших 12 суммируемых разрядов после первого полусумматора и элементы 259.1259.5 анализа разрешения распространения через пары смекных разрядов. начиная

55 с 3-го по 12-й. Так, если поразрядные полусуммы и поразрядные переносы после 1-го полусумматора по месту их возникновения можно обозначить как ПС)САП-шина 255.1 и

ПП)САП-шина 255.2, то перенос из младших двух разрядов суммируемых трех слагаемых формируется на элементе 256,1 так;

Г12 - ПП1САП ПС2САП

+ПЕСА ПП1САП ПС1САП +

+ПЕСА ПС1САП ПС2САП, где ПЕСА — сигнал прибавления единицы дополнительного кода к младшему разряду, используется в операциях вычитания и цикла. формируется в блоке 2 на элементе 173 и с выхода 36 поступает на вход 56 в блок 6.

Далее для 3-го и 4-ro разрядов имеем:

Г34 = ППЗСАП ПС4САП + ППЗСАП

ПП2САП ПСЗСАП + ПП2САП ПСЗСАП

ПС4САП, и т,д.

Для 11 и 12-го разрядов:

Г1112 = ПП11САП ПС12САП +

+ ПП11САП ПП10САП ПС11САП +

+ ПП10САП ПС11САП ПС12САП.

Разрешение распространения переноса через пару разрядов формируется, начиная с 3-ro разряда (злемент 259.1):

P34 = ППЗСАП ПСЗСАП + ПП2САП

ПС4САП + ПП2САП .ППЗСАП +

+ .ПСЗСАП ПС4САП. и т.д.

Для 11 и 12-го разрядов:

P1112 = ПП11САП. ПС11САП +

+ПП10САП ПС12САП - ПП10САП.

ПП11САП + ПС11САП ПС12САП.

Поскольку двухрядный код с выходов

1-ro полусумматора необходимо снова сложить, а затем во вновь полученном двухрядном коде уже распространять переносы и приводить его к однорядному, организован второй полусумматор 257, с шины 258.1 когорого выдаются поразрядные переносы

ПП СА, вырабатываемые на элементах И по формуле

ПП)СА = ПП()-1)САП ПCj САП.

С шины 258.2 выдаются поразрядные полусуммы ПС)СА, вырабатываемые на элементах ИСКЛЮЧАЮЩЕЕ ИЛИ, на вход каждого элемента подаются ПП()-1)САП и

ПCJСАП.

Используя схемы просмотра переноса на 4 разряда из 100-й серии микросхем

100ИП79, можно организовать распространение переносов в каждый из 27 разрядов суммы. Элемент 100ИП79 описывается следующим образом

С4(сигнал 1) С2(сигнал 2) Р(сигнал 3)

Ж (сигнал 4) = Р(РО,Р1,Р2 РЗ)Ж(ЖО, Ж1, Ж2, ЖЗ) С (СО), 13

1670686

Логика его работы отображается следующим образом.

Р =- PÇ РЗ Р1 PO условие разрешения пробега переноса через 4 анализируемые разряда;

Ж = ЖЗ Р2 Р1 ° PO+ Ж2 Р1 PO ОЖ1

РО+ ЖΠ— условие выработки собственного переноса из группы 4 суммируемых разрядов;

С4 =СО PÇ Р2 Р1 PO 4ЖЗ Р2 Р1.

РО+Ж2 Р1 РО+Ж1 PO+ ЖО - условие выработки собственного переноса из группы 4 суммируемых разрядов либо пробега пришедшего переноса через группу 4 суммируемых разрядов;

С2 = CO " PÇ Р2+ ЖЗ Р2+ Ж2 — условие выработки собственного переноса иэ группы 2 младших суммируемых разрядов либо пробега пришедшего переноса через группу 2 младших суммируемых разрядов, где СΠ— пришедший перенос извне, Ж— поразрядные переносы, P — поразрядные полусуммы.

В схеме 260 распространения переносов распространенные переносы в разряд организованы по следующим формулам, где распространенный перенос обозначен П

СА:

ПЗСА = Н(Г12. ПСЗСА) — элемент ИСКЛЮЧАЮЩЕЕ ИЛИ.

Далее на элементах 100ИП79:

С4(П5СА)С2(П2 СА) = P(, P34, ")ПСЗСА)ж(ноль, Г 34, ноль, ППЗСА)С(Г12) где — означает логическую "1", а 4 "ноль"— логический "О".

С4(П11СА) С2 (П70А) (Р910,Р78,Р56, P34) Ж(Г910, Г78, Г56, Г34) С(Г12);

С4(П8СА)С2(П6СА) = Р(ПС7СА,ПС60А, ПС5СА, — )Ж(ПП7СА, Г56,ПП5СА,П5СА)

С(ноль);

С4(П11СА)С2(П9СА) = Р(Р910,Р78,Р56)

Ж(н ол ь, Г910, Г78, Г56) С(П5СА), где П11СА вырабатывается дублированно из-эа большой нагрузки на старшие элементы анализа;

С4(П12СА)С2(П10СА) = Р(ПС11СА,Р910, ПС9СА, Р78)Ж(ПП11СА, Г910, ПП9СА,Г78)

С(П7СА);

С4(П15СА)С2(П13СА) = Р(ПС14СА.

ПС13СА, —,Р1112)Ж(ПП14СА,ПП13СА, ноль,Г1112)С(П11СА) и т.п.;

С4(П27СА)С2(П22СА) = Р(Р2226, Р 1721, Р1116)Ж(Г2226, нол ь, Г1721, Г1116)С (П11СА), где Р2226 вырабатывается на элементе И из ПС22СА-ПС26СА. 5

На схеме 261, организованной на элементах ИСКЛЮЧАЮЩЕЕ ИЛИ, двухрядный код ПС СА и П CA приводится к однорядному коду исполнительного адреса, разряды которого по шинам 61 63 выдаются соотве1ственно в блоки 3. 9, l. Так как в прототип было два слагаемых, то второй полусумматор отсутствовал Но отсутствовала и групггл

5 элементов 256.1 256.6, 259.! -259.5, позволяющая быстрее формировать распростра нение перечосов. В итоге количество логических уровней блока 6 не изменилось, а время сложения не возросло.

10 В блоке 1 с входа 18 разряды исполнительного адреса через селекторы 117.1117.27 данных поступают на счетчик 120 адреса командных слов СЧА по стробу приема, поступающему на вход-выход 21 из

15 блока 2 по входу-выходу 38. Строб формируется в блоке 2 на селекторе 171 в операциях перехода. Адрес со СЧА поступает в регистры 123.1-123.8 буфера адресов слов, представляющего ассоциативную память

20 команд, и выдается в буферное устройство связи (БУС) по выходу 19 для выборки команды иэ памяти.

В блоке 3 с входа 42 разряды исполнительного адреса через селекторы 220 дан25 ных поступают в модификатор при выполнении операции записи в модификаторы.

В блоке 9 с входа 72 разряды исполнительного адреса поступают на селекторь.

30 262 данных, а с них — на регистр 266 результата РР в операциях считывания, записи и др. С регистра 266 РР адрес выдается в 6УС на обращение к оперативной памяти ОП по выходу 78, в случае операции записи — по

35 выходу 77 в блок управления буфером записи на вход 79. С входа 79 адрес поступает в назначаемый счетчиком 276 записи самый старый по времени записи регистр 272.!в

272.8 БАЗО-7 буфера адресов записи, со40 держимое которого соответственно через мультиплексор 275 выдается по выходу 80 в

БУС на обращение к ОП по записи числа

Буфер адресов записи БАЗО-7 предназначен для организации 8 регистровой ассоци45 ативной памяти чисел. т.е. беэ обращения к

ОП. для чего на схеме совпадения 274 про исходит поразрядное сравнение адреса на

РР и в БАЗО-7 и в случае совпадения сигнал совпадения по выходу 80 выдается в БУС, 50 отменяя считывание иэ ОП и организуя считывание из информационного регистра, одинакового по номеру с совпавшим регистром БАЗО-7. Схема совпадения аналогична соответствующему элементу 126 в блоке 1

5 для команд.

При обработке массивов данных (перепись, преобразование и т.д) как правило ис пользуется сцепка из основной операции обработки, операции изменения базового модификатора и операции цикла В предла1670686

16

15 гаемом устройстве управления введением компонентных операций и групповых режимов их работы обработку массива данных можно вести одной основной операцией обработки (компонентной операцией) без дополнительных, либо двумя основными операциями без дополнительных. Для этого вводится аппэрэт<<ый счетчик числа проходов, т.е.счетчики 94 1 94.7 в блоке 4. схемы триггеров правого и левого группового режимов в блоке, B селекторе данных регистра результата в блоке 9 введена дополнительная входная шина 74 данных, выдаваемых по выходу 45 из блока 3. Для организации группового режима введена операция установки группового режима УГ, которая свой исполнительный адрес передает в MO и устанавливает правый или левый групповой режим для последующей команды или двух последующих команд. Если компонентная операция является правой в командном слове, а Уà — левой командой, то устанавливается правый групповой режим, в котором компонентная операция выполняется многократно до исчерпания содержимого МО, который с каждым одно кратным выполнением компонентной операции уменьшает свое содержимое нэ "1".

М0 организовэ< как счетчик, работающий в режимах вычитэ;<ия "1". прибавления 1 — при прерывании «э уровне РР, а тэкж параллельного приеë<3 данных при загрузке командой УГ.

Если УГ является праной командой, То многократно выполняется сц,nK3 из двух компонентн.,ix операций, находящихся в следующем командном слове, до исчерпания содержимого МО, которое уменьшается нэ 1" после i.àæäofо однократного выпол не)<ия сцепки из д..<ух компонентных onåp;

L)11й.

После и . epf<3

rpónnOBOÀ рЕжн< СбрэСЫВЭЕтея И ВОЕСтанавливаегся нормальный режим выгол <"ния последующ.<х команд.

В сэмил кол<г онентных операциях обре

ЗОВаВШИ)1СЯ ИСПОЛНИтЕЛЬНЫй аДРЕС ЭЭСЫЛЭется в рабочий модификатор, указанный B команде, тем самь<м подго1авливая операцию для обработки следующего элел ентэ массива данных, э нэ регистр результата для обращения зэ операндом в качестве ад реса выдается;<редыдущее содержимое рабочего модификатора. Таким образом, обрабатываются массивы данных, расположенных в оперативной памяти с шагом не только "1", а и+, — Ic.. T е. элеменf массива BT элемента может находиться на произво .ьном заранее выбранном расстоянии. Кроме то о, обработка может вестись 8 любую сто<збеспечивэют лишь многократно в<- по <не55 ние одной и той же команды, запуская ь блоке

2 временную цепочк, PК вЂ” триггер 188 и устанавливая три гер 185 зэнягос<и РК, когорый с".пас ывэе-, я кэждыи раз г<гсле очередного выполнения KOMанды. Сброс три<хор;< „";<<<,

35 рону, т,е. к началу массива от его конца и наоборот, Компонентные операции могут использоваться и без групповых режимов их выполнения, т.е. сами по себе.

Из блока 3 по выходу 45 с селектора 234 поступает содержимое рабочего модифика

fopa. участвующе<о е операции (компонентной). Для выделения этого канала в се <ек-.оре 262 блока 9 с входа-вь<ходэ 29 и 1.. выхода 33 блока 2 соответственно на входвыход 76 v нэ вход 75 блока 9 подаются

cMf í3лы выбора канала данных. Канал выбирается соотвегствующим кодом на дешифраторе 263. Из блока 9 по входу-выходу 76 в блок 2 на вход-выход 29 и далее на элемент

И 197 выдается значение триггера 268 запоминания вычитания "1" из МО в случае прерывания нэ РР по защите листа памяти, При возврате из этого прерывания код íà МО увели <ивается на "1", а операция, давшая прерывание, начинает повторно выполняться с уровня РК. Из блока 2 по входу-выходу

30 в блок 4 на вход-выход 49 поступают сигналы управления работой MO как счетчика и нэ прием. Они формируются на элементях 186 1-186.7 и 187 1-187.7 в блоке 2, для чего из б.. кэ 4 по входу-выходу 49 в блок 2

<ход-Bb

1 нэ вход 22 и д".<е. нэ элемент И-НЕ 109

<ля о. .гэ< изэ. ии сброса три-г-,ров 116 и 117

ГРУППОВ )fo Г<Ежйл13 КаК f ef"; рy InQBQM p" +; .1ме ПГ

:ом",ндэ <3 ???? ????13?? ???? ?????? ???????? .:????????, ???? ?????????????????????? i????>f г кратно, т, выработка стробэ f р. емэ н-. РК вЂ” ПРК нэ зле ei

1670686 менте 175 по разрешению приема команды и готовности регистра команды (ГРК), ГРК вырабатывается в блоке 5 и выдается оттуда с входа-выхода 51 на вход-выход 24 блока 1.

ГРК вырабатывается на элементе И 253 по- 5 сле сброса однократного триггера 188 временной цепочки блока 2 и при нулевых значениях триггеров 245 и 243, а также 244, идентифицирующих внутренние прерывания соответственно на уровнях РК, памяти 10 и уровня РР.

Из блока 2 по входу-выходу 27 в блок 1 на вход-выход 21 поступает признак операции УГ для установки триггеров правого115 или левого 116 группового режимов. Триг- 5 гер 114 правой команды ПРЛВК в блоке 1 устанавливается в "1" при приеме на РК левой команды и в "0" — при приеме правой команды. Соответственно его значение. равное "1", устанавливает триггер 1i5 ПГ, а 20 значение, равное "0" — триггер 116 ЛГ, Из блока 3 с регистра 221.3 по выходу 40 на вход 20 блока 1 и далее соответственно на селекторы 112, 111 и 110 поступают заполненные в момент прерывания состояния 25 триггеров соответственно 116 (ЛГ), 115 (ПГ) и 1.14 (ПРЯВК), которые устанавливают эти триггеры в исходное состояние при возврате из прерывания Установку обеспечивает операция возврата из диспет зг а (ВД;, при- 30 знак которой поступает в блс к 1 на =електоры 110-112 по входу-.ыходу "1 с элемента

И l78 orîêà 2 по вход,-выходу 27. Признак компонентных операций, т.е. код 01(3) в старших разрядах кода операции íà PK с 35 элемента 174 по входу-выходу 29 бгока 2 выдается в блок 9 на вход-выход 76