Дешифратор адреса

Дешифратор адреса

Иллюстрации

Показать все

Реферат

 

Изобретение относится к быстродействующим логическим схемам, а именно к дешифраторам, и может быть использовано в устройствах вычислительной техники и автоматики. Целью изобретения является повышение быстродействия дешифратора. Поставленная цель достигается за счет введения в дешифратор адреса диодов 6 с соответствующими связями. Диоды 6 совместно с резисторами 5 образуют элементы И, а переключатели тока на транзисторах 2, 4 и резисторах 5 - элементы ИЛИ-НЕ. Сигналы на входы элементов И могут быть поданы без инвертирования. Это позволяет исключить задержку входного сигнала при инвертировании. 1 ил.

СОЮЗ СОВЕ1СV11X

СОЦИА!1 ИСТИ 1Г CKUIX

Р Е С Гl Y Г> J1 И К

ni1s 6 11 С 8/00

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (2 1) 4713708/24 (22) 03.07.89 (46) 23,08.91. Бюл, ¹ 31 (71) Научно-исследовательский институт многопроцессорных вычислительных систем при Таганрогском радиотехническом институте им. В.Д.Калмыкова (72) П.А,Землянухин и А.Н.Халявко (53) 681.327.6 (088,8) (56) Микроэлектроника, т. 9, вып. 3, 1980, с, 224, рис. 3, Валиев К.А. и Орликовский А,А. Полупроводниковые интегральные схемы памяти на биполярных транзисторных структурах. М.: Сов. радио, 1979, с. 222, рис.

7. 15.

„„533„„1672526 А1 (54) ДЕШИФРАТОР АДРЕСА (57) Изобретение относится к быстродействующим логическим схемам, а именно к дешифраторам, и может быть использовано в устройствах вычислительной техники и автоматики. Целью изобретения является повышение быстродействия дешифратора.

Поставленная цель достигается за счет введения в дешифратор адреса диодов 6 с соответствующими связями. Диоды 6 совместно с резисторами 5 образуют элементы И, а переключатели тока на транзисторах 2, 4 и резисторах 5 — элементы ИЛИ-НЕ.

Сигналы на входы элементов И могут быть поданы без инвертирования. Это позволяет исключить задержку входного сигнала при инвертировании. 1 ил.

1672526

С! !c f a B» Tenb С. Королев

Техред М.Моргентал Корректор А,Осауленко

Редактор А.Бер

Заказ 2844 Тираж 321 Подписное

ВНИИПИ Государстве1;ного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушскал наб., 4/5

Производственно-издательский комбинат "Пагент", г. Ужгород, ул.Гагарина. 101

Изобретение относится к быс1родействующим логическим схемам и пгпупроводниковой технике и может быть использовано в устройствах вычислительной техники и автоматики.

Целью изобретения является повышение быстродействия дешифратора.

На чертеже представлена электрическая схема дешифратора на четыре выхода.

Дешифратор содержи г ячейки 1, состолщие из опорных транзисторов 2, источников 3 тока, ключевых транзисторов 4, резисторов 5, диодов 6, шину 7 нулевого потенциала, выходы 8, шину 9 питания, опорную шину 10, входы 11.

Работает дешифратор адреса следуюгцим образом.

При припожен 1и одной из комбинаций разрядов адресно1о слова к выходам 11 на базах ключевых транзисторов 4 и катодах диодов 6 устанавливаются cooTBOTcTBующие уровни потенциалов логических сигналов, 3то приводит к тому, что найдется одна из ячеек i, в которой все ключевые транзисторы 4 будут заперты низким потенциалом на базах этих транзисторов 4 и все диоды 6 будут заперты высоким потенц»алом на кd тодах этих диодов 6. Например, при кодоВоА комбинации 000...00 будут заперты ключевые транзисторы 4 во всех ячейках 1.

Соответственно токи источников тока через опорные транзисторы 2 замкнутся B шину 9 питания. 3TG приводит к тому, ITQ при этом открыты все диоды 6 в ячейках 1, начинал со второй, через них ТоК входных источников сигнала буде- »отекать в выходные узлы, обеспечивая падение потенциалов на резисторах. Это приводит к тому, что на первом выходе 8, которому соотвеTcTBQB I первая ячейка 1, установится высокий потенциал, а на всех остальных выходах — низкий, При кодовой кОмбинации 111...111 будут открыт»l всэ ключевые -ранзисторы 4, соответственно ток источников тока 3, протекал чер=.ý них, обеспечит падение потенциалов на резисторах 5, и заперты все диоды 6. что приводит к установлению высокого потенциала на последнем выходе 8 дешифратора адреса. В случае промежуточных значений комбинаций разрядов адрес5 ного слова найдется одна ячейка 1, в которой ключевые транзисторы 4 будут заперты, соответственно ток источника 3 тока через опорный транзистор 2 замкнется в шину 9 питания, и диоды 6 будут заперты, 10 что приведет к высокому потенциалу на этом выходе 8 и к низким уровням потенциалов на всех остальных выходах 8.

Формула изобретения

Дешифратор адреса, содержащий ячей15 ки, каждая из которых, кроме последней, состоит из источника тока, нагрузочного резистора, опорного транзистора, ключевых транзисторов, эми гтеры которых соединены с первым выводом источника тока и

20 эмиттером опорного транзистора, а коллекторы — c первым вь водом нагруэочного резистора, последняя ячейка содержит нагрузочный резистор, второй вывод которого соединен с вторыми выводами нагру25 зочных резисторов всех ячеек и коллекторами опорных транзисторов и подключен к шине питания дешифратора, к шине нулевого потенциала которого подключены вторые выводы источников то30 ка, а к опорной шине — базы опорных транзисторов, выходами дешифратора являются первые выводы нагрузочных резисторов ячеек дешифратора, базы соответствующих ключевых транзисторов ячеек дешифратора

35 с (2 (j 1) + 1)-й по 2 (2j — 1) объединены и являются i-м входом дешифратора, где i J

:-2"; 1< I < п; n — разрядность входа дешифратора, от л и ч а ю щи йс я тем, что, с целью повышения быстродействия де40 шифратора адреса, каждая ячейка, кроме первой, содержит диоды, аноды которых соединены с первым выводом нагруэочного резистора, катоды соответствующих диодов ячеек дешифратора с ((2)-1) 2 + 1)-й по 2

45 j-ю соединены с I-м входом дешифратора,