Устройство синхронизации по циклам

Устройство синхронизации по циклам

Иллюстрации

Показать все

Реферат

 

Изобретение относится к радиотехнике и может использоваться в системах передачи дискретных сообщений и в системах с цифровыми методами модуляции аналоговых сигналов. Цель изобретения - сокращение времени восстановления синхронизма. Устройство синхронизации по циклам содержит опознаватель 1 синхрогруппы, первый анализатор 2 ошибок, делитель 3 частоты, решающий узел 4, делитель - распределитель 5, второй анализатор 6 ошибок, обнаружитель 7 отсутствия синхронизма, формирователь 8 сигналов фазирования и триггер 9. Цель достигается введением счетчика 10 и дополнительного делителя - распределителя 11. 3 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (51}5 Н 04 L 7/08

ГОСУДАРСТВЕ1ЮЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР гОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) 544160 (21) 4663747/09 (22) 17.03.89 (46) 23.08.91. Бюл. М 31 (71) Ленинградский электротехнический институт связи им. проф. М.А.Бонч-Бруевича (72) Д.А.Копылов (53) 621.394,662(088,8) (56) Авторское свидетельство СССР

М 544160, кл, Н 04 1 7/08, 1975. (54) УСТРОЙСТВО СИНХРОНИЗАЦИИ ПО

ЦИКЛАМ (57) Изобретение относится к радиотехнике и может использоваться в системах передаИзобретение относится к радиотехнике и может использоваться в системах передачи дискретных сообщений и в системах с цифровыми методами модуляции аналоговых сиГналов, Целью изобретения является сокращение времени восстановления синхронизма, На фиг.1 представлена структурная электрическая схема устройства синхронизации по циклам; на фиг.2 и 3 — временные диаграммы работы устройства в режиме восстановления циклового синхронизмэ при наличии одного лишнего тактового импульса и при пропуске одного тактового импульса.

Устройство синхронизации по циклам содержит опознаватель 1 синхрогруппы, первый анализатор 2 ошибок, делитель 3 частоты, решающий узел 4, делитель — распределитель 5, второй анализатор 6 ошибок, обнаружитель 7 отсутствия. Я2 1672579 А2 чи дискретных сообщений и в системах с цифровыми методами модуляции аналоговых сигналов. Цель изобретения — сокращение времени восстановления синхрониэма.

Устройство синхронизации по циклам содержит опоэнаватель 1 синхрогруппы, первый анализатор 2 ошибок, делитель 3 частоты, решающий узел 4, делитель — распределитель 5, второй анализатор 6 ошибок, об наружитель 7 отсутствия синхронизма, формирователь 8 сигналов фаэирования и триггер 9. Цель достигается введением счетчика 10 и дополнительного делителя — распределителя 11, 3 ил. с инхронизма, формирователь 8 сигналов фаэирования, триггер 9, счетчик 10 и дополнительный делитель — распределитель 11.

Устройство синхронизации по циклам работает следующим образом.

Нэ выходе опознавателя 1 синхрогруппы образуются сигналы откликов как на синхрогруппу, так и на кодовые группы информационного сигнала. сходные с синхрогруппой.

Сигналы откликов с выхода опознавателя 1 синхрогруппы поступают на первые входы первого и второго анализаторов 2 и 6 ошибок. На вторые входы первого и втором анализаторов 2 и 6 ошибок поступают сигналы опробования с выходов соответственно делителя 3 частоты (см. фиг.2,3д) и делителя — распределителя 5 (см. фиг.2,3).

Каждый из анализаторов 2 и 6 ошибок вырабатывает на своем первом выходе сиг-. нал правильного приема (см. фиг.2,3г,и) or1672579

50

55 клика опознавателя 1 синхрогруппы на синхрогруппу в случае, когда сигнал опробования совпадает по времени с откликом опоэнавателя 1 синхрогруппы, Если в момент прихода сигнала опробования сигнал отклика опоэнавателя 1 синхрогруппы отсутствует, то в этот момент на втором выходе соответствующего анализатора (2 или 6) ошибок формируется сигнал ошибки.

Первый анализатор 2 ошибок, делитель

3 частоты и решающий узел 4 служат для быстрого обнаружения отсутствия синхронизма, поиска и фиксации нового состояния синхронизма. При приходе подряд некоторого небольшого числа сигналов ошибки с выхода первого анализатора 2 ошибок (см. фиг.2, Зд) решающий узел 4 переходит в режим поиска синхронизма и формирует управляющий сигнал (см. фиг.2, Зв), разрешающий управление делителем 3 частоты сигналами с выхода первого анализатора 2 ошибок, Остановка делителя 3 частоты осуществляется по первому сигналу ошибки (см. фиг.2, Зд), а запуск — по сигналу правильного приема синхрогруппы (см. фиг.2, 3 г).

После нахождения делителем 3 частоты нового состояния синхронизма и прихода подряд некоторого числа сигналов правильного приема отклика опознавателя 1 синхрогруппы решающий узел 4 переходит в режим фиксации синхронизма и формирует управляющий сигнал, обеспечивающий безостановочную работу делителя 3 частоты, а также сигнал (см. фиг,2, Зж), подготавливающий формирователь 8 сигналов фаэирования к сравнению фаэ делителя 3 частоты и делителя — распределителя 6.

На входы обнаружителя 7 отсутствия синхронизма приходит сигнал правильного приема (см, фиг,2,3и) и сигнал ошибки (см. .фиг.2, Зк) с выходов второго анализатора 6 ошибок. На выходе обнаружителя 7 отсутствия синхрониэма формируется сигнал отсутствия синхронизма, когда на его вход поступит подряд M сигналов ошибки. Сигналом отсутствия синхрониэма запускается на счет счетчика 10, а триггер 9 устанавливается в положение (см, фиг.2, Зл), разрешающее сравнение фаз делителя 3 частоты и делителя — распределителя 5 в формирователе 8 сигналов фазирования.

При установленном триггере 9 (см фиг.2, Зд) и при наличии на выходе решающего узла 4 сигнала (см. фиг,2, Зж), подготавливающего формирователь 8 сигналов фазирования, формирователь 8 сигналов фазирования осуществляет сравнение фаз делителя 3 частоты и делителя — распределителя 5. B случае расхождения фаз делите5

40 ля 3 частоты и делителя — распределителя 5 в формирователе 8 сигналов фазирования формируется сигнал (см, фиг.2, Зм), производящий установку фазы делителя — распределителя 5 ч соответствии с фазой делителя

3 частоты, а также формируется сигнал, осуществляющий сброс триггера 9 и инерционного обнаружителя 7 отсутствия синхронизма, При совпадении фаэ делителя

3 частоты и делителя — распределителя 5 формирователь 8 сигналов фазирования формирует только один сигнал, производящий сброс триггера 9 и обнаружителя 7 отсутствия синхронизма, После запуска счетчика 10 сигналом с выхода обнаружителя 7 отсутствия синхронизма счетчик 10 начинает считать импульсы тактовой частоты (см. фиг,З, 4а) и формирует на своем выходе сигнал (см. фиг.2, Зм) логической единицы. По истечении К тактовых интервалов (К вЂ” коэффициент счета счетчика 10) счетчик 10 прекращает счет, переходит в режим "Остановка" и формирует на своем выходе сигнал логического нуля (см. фиг.2, Зи). Счетчик 10 находится в этом режиме вплоть до прихода следующего запускающего сигнала с выхода обнаружителя 7 отсутствия синхрониэма.

Дополнительный делитель — распределитель 11 при приходе нулевого управляющего сигнала с выхода счетчика 10 игнорирует сигнал тактовой частоты (см. фиг.З, 4а). а пропускает на свой выход сигналы с установочных входов, т.е. сигналы с выхода делителя — распределителя 5. При поступлении логической единицы на управляющий вход дополнительного делителя — распределителя 11 он игнорирует сигналы установленных входов, а продолжает считать сигнал тактовой частоты, начиная с того состояния (той фазы), которое было записано с установочных входов перед переходом управляющего сигнала из нуля в единицу.

В засинхронизированном режиме, когда сигналы опробования делителя 3 частоты и делителя — распределителя 5 совпадают с откликами опоэнавателя 1 синхрогруппы на синхрогруппу, анализаторы 2 и 6 ошибок формируют только сигналы правильного приема. В этом случае решающий узел 4 находится в режиме фиксации синхронизма, обнаружитель 7 отсутствия синхронизма и триггер 9 находятся в сброшенном состоянии, формирователь 8 сигналов фазирования на разрешает сравнение фаз делителя 3 частоты и делителя— распределителя 5, счетчик 10 находится в режиме "Остановка" и выдает сигнал логического нуля, в результате чего фаза дополнительного делителя — распределителя 11

1672579

Фиг.1 совпадает с фазой делителя — распределителя 5. В этом режиме предлагаемое устройство работает так же, как и известное.

Если в эасинхрониэированном режиме из-за ошибок в канале связи некоторые синхрогруппы оказываются искаженными, то решающий узел 4 может перейти в режим поиска синхронизма и заставить делитель 3 частоты останавливаться первым сигналом ошибки и запускаться первым сигналом правильного приема, Однако в этом случае неправильная установка делителя — распределителя 5 черезвычайно маловероятна, поскольку для этого необходимо одновременное выполнение двух независимых маловероятных условий.

Во-первых, для обнаружения отсутствия синхронизма в обнаружителе 7 отсутствия синхронизма необходимо, чтобы искаженными оказались М синхрогрупп подряд. Вовторых, решающий узел 4 должен зафиксировать неправильное положение синхрониэма, т,е. в информационном сигнале в нескольких циклах подряд на одних и тех же позициях цикла должны сформироваться группы сигнала, сходные с синхрогруппой.

Если обнаружитель 7 отсутствия синхронизма не выдает сигнал обнаружения отсутствия синхрониэма, то независимо от работы решающего узла 4 формирователь 8 сигналов фаэирования не разрешает сравнение фаз делителя 3 частоты и делителя— распределителя 5 и работа блока 5, 10 и 11 не отличается от их работы в эасинхрониэированном режиме и отсутствии ошибок канала связи.

Если обнаружитель 7 отсутствия синхронизма вырабатывает ложный сигнал отсутствия синхронизма. а решающий узел 4 фиксирует правильное состояние синхрониэма, то формирователь 8 сигналов фаэирования сравнивает фазы делителя 3

5 частоты и делителя — распределителя 5 и поскольку в этом случае они совпадают вырабатывает только импульс сброса обнаружителя 7 отсутствия синхронизма и триггера 9. Фаза делителя — распределите10 ля 5 остается неизменной, Счетчик 10 после появления сигнала на выходе обнаружителя

7 отсутствия синхрониэма переходит в режим счета. В течение последующих К тактовых интервалов дополнительный делитель—

15 распределитель 11 находится в режиме самостоятельного счета. Однако. поскольку фаза делителя — распределителя 5 остается неизменной, то и сигнал на выходе дополнительного делителя — распределителя 11

20 не отличается от сигнала на выходе делителя — распределителя 5.

Формула изобретения

25 Устройство синхронизации по циклам по автсв. %544160,отл ича ю щееся тем, что, с целью сокращения времени восстановления синхрониэма, введены счетчик и дополнительный делитель — распредели30 тель, тактовые входы которых соединены между собой и с тактовым входом делителя — распределителя. дополнительные выходы которого соединены с соответствующими установочными входами дополни35 тельного делителя — распределителя, к управляющему входу которого подключен выход счетчика, к управляющему входу которого подсоединен выход обнаружителя отсутствия синхронизма.

1672579

5 б

V

Л

У

4 5 б а

Ю

Р д

Ю

Л

М

Составитель В; Евдокимова

Редактор М. Кузнецова Техред М.Моргентал Корректор M. Пожо

Заказ 2847 Тираж 373 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул,Гагарина, 101