Устройство автоматического контроля правильности чередования и отсутствия обрыва фаз многофазных сетей переменного тока

Устройство автоматического контроля правильности чередования и отсутствия обрыва фаз многофазных сетей переменного тока

Иллюстрации

Показать все

Реферат

 

Изобретение относится к контролю многофазных сетей переменного тока и может быть использовано в системах электропитания, управления и защиты механизмов и устройств, критичных к неправильному чередованию или пропаданию фаз многофазной сети. Целью изобретения является расширение функциональных возможностей устройства посредством локализации отказа сети выработкой трех дополнительных сигналов неисправности, индицирующих раздельно обрыв двух или трех фаз, обрыв одной фазы и нарушение чередования фаз. Работа устройства основана на том принципе, что в определенные моменты времени (1/6 периода) полуволны одной полярности двух фаз совпадают по времени. Эти совпадения происходят в последовательности, определяемой чередованием фаз. 4 ил.

союз советских

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК по) пц (я)5 6 01 R 29/18

ГОСУДАР CT BE ННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) 1322205 (21) 4721672/21 (22) 18.07,89 (46) 30.08.91. Бюл. М 32 (72) Д.Л,Орлов (53) 621.317.5(088.8) (56) Авторское свидетельство СССР

М 1181042, кл. G 01 R 29/18, 1988.

Авторское свидетельство СССР

М 1322205, кл. 6 01 R 29/18, 1989. (54) УСТРОЙСТВО АВТОМАТИЧЕСКОГО

КОНТРОЛЯ ПРАВИЛЪНОСТИ ЧЕРЕДОВАНИЯ И ОТСУТСТВИЯ ОБРЪ|ВА ФАЗ МНОГОФАЗНЫХ СЕТЕЙ ПЕРЕМЕННОГО ТОКА (57) Изобретение относится к контролю многофазных сетей переменного тока и может быть использовано в системах электропитаИзобретение относится к области контроля многофазных сетей переменного тока и может быть использовано в любой отрасли промышленности в системах электропитания, управления и защиты механизмов и устройств, критических к неправильному чередованию или пропаданию фаз многофазной сети.

Целью изобретения является расширение функциональных возможностей устройства посредством локализации отказа сети выработкой трех дополнительных сигналов неисправности, индицирующих раздельно обрыв двух или трех фаз, обрыв одной фазы и нарушение чередования фаз.

На фиг.1 приведена принципиальная схема устройства; на фиг.2 — эпюры работы устройства при обрыве двух фаз; на фиг.3— ния, управления и защиты механизмом и устройств, критичных к неправильному чередованию или пропаданию фаэ многофазной сети. Целью изобретения является расширение функциональных воэможностей устройства посредством локализации отказа сети выработкой трех дополнительных сигналов неисправности, индицирующих раздельно обрыв двух или трех фаз, обрыв одной фазы и нарушение чередования фаз. Работа устройства основана на том принципе, что в определенные моменты времени (1/6 периода) полуволны одной полярности двух фаз совпадают по времени, Эти совпадения происходят в последовательности, определяемой чередованием фаз. 4 ил.

° вевй то же, при обрыве одной фазы; на фиг.4 — то О же, при нарушении чередования фаз., ь

Устройство состоит из формирователей- ф ограничителей i — 3; двухвходовых элементов И 4 — 6, трехвходового элемента ИЛИ вЂ” НЕ

meik

7, двухвходовых элементов ИЛИ 8 — 10, инверторов 11 — 13, двухвходовых элементов

И 14 — 16, RS-триггеров 17 — 19, двухвходовых элементов И 20 — 22, трехвходового элемента

ИЛИ 23 и исполнительного элемента 24,.а

i также из введенных инвертора 25, трехвходового элемента И 26, элемента 27 интегрирования, двухуровневого делителя напряжения 28, компараторов 29, 30, инверторов 31, 32, двухвходового 33, трехвходового 34 и двухвходового 35 элементов И.

Входы формирователей-ограничителей

1 — 3 подключены соответственно к фазам А, В, С трехфазной сети, Выход формировате16 /4015

40

50 ля 1 соединен с первым входом элемента 2И

4 и вторыми входами элементов 2И 6 и

ЗИЛ И вЂ” НЕ 7, выход формирователя 2 соединен с вторым входом элемента 2И 4, первым входом элемента 2И 5 и третьим входом элемента ЗИЛИ-НЕ 7, выход формирователя 3 соединен с вторым входом элемента

2И 5 и первыми входами элементов 2И 6 и

ЗИЛИ вЂ” НЕ 7, выход элемента ЗИЛИ-НЕ 7 соединен с .вторыми входами элементов

2ИЛИ 8 — 10, выход элемента 2И 4 соединен с первым входом элемента 2ИЛИ 8 и вторым входом элемента 2И 16, выход элемента 2И 5 соединен с первым входом элемента 2ИЛИ 9 и вторым входом элемента 2И 14, выход элемента 2И 6 соединен с первым входом элемента 2ИЛИ 10 и вторым входом элемента 2И 15, выход элемента 2ИЛИ 8 соединен с входом инвертора 11 и входом S RS-триггера 17, выход элемента

2ИЛИ 9 соединен со входом инвертора 12 и входсмЯ RS-триггера 18, выхсд элемента 2ИЛИ 10 соединен с входом инвертора 13 и входом S

RS-триггера 19, выходы инверторов 11 — 13 соединены соответственно с первыми вхо, дами элементов 2И 14 — 16, выходы элементов 2И 14 — 16 соединены соответственно со входами R RS-триггеров 17-19, прямые выходы Q RS-триггеров соединены соответственно с тремя входами элемента ЗИ 26, инверсный выход Q триггера 17 соединен с первыми входами элементов 2И 20 и 22, инверсный выход Q триггера 18 соединен с вторым входом элемента 2И 20 и первым входом элемента 2И 21, инверсный выход Q триггера 19 соединен с вторыми входами элементов 2И 21 и 22, выходы элементов 2И

20, 21, 22 соединены соответственно с тремя входами элемента ЗИЛИ 23, выход которого соединен с входами исполнительного элемента 24 и инвертора 25. Выход элемента ЗИ 26 через элемент 27 интегрирования соединен с инвертирующим входом компаратора 29 и неинвертирующим компаратора

30. Неинвертирующий вход компаратора 29 соединен с выходом верхнего уровня, а инвертирующий вход компаратора 30 — с выходом нижнего уровня двухуровневого делителя 28 напряжения, Выход компаратора 29 соединен с первым входом элемента

ЗИ 34 и входом инвертора 31, выход которого соединен с первым входом элемента 2И

33. Выход компаратора 30 соединен с вторым входом элемента ЗИ 34 и входом инвертора 32, выход которого соединен с первым входом элемента 2И 35, Выход инвертора 25 соединен с вторыми входами элементов 2И

33 и 35 и с третьим входом элемента ЗИ 34..

Выход элемента 2 И 33 является выходом устройства в части индикации единичным

30 сигналом обрыва двух или трех фаз, выход элемента ЗИ 34 является выходом устройства в части индикации единичным сигналом обрыва одной фазы, выход элемента 2И 35 является выходом устройства в части индикации единичным сигналом нарушения чередования фаэ.

Работа устройства основана на том принципе, что в определенные моменты времени (1/6 периода) полуволны полярности двух фаз Совпадают во врмени. Эти совпадения происходят в последовательности, определяемой чередованием фаз.

При полнофазном режиме сети и при чередовании фаз выход элемента ЗИЛИ вЂ” НЕ

7 находится в состоянии "0", так как единичные импульсы фазных напряжений на выходах формирователей 1 — 3 перекрываются во времени. На прямых выходах Q триггеров

17-19 присутствуют чередующиеся во времени импульсы, причем перекрытия между этими импульсами нет — выход элемента ЗИ

26 находится в состоянии "0". Сеть в рабочем режиме, на выходе элемента ЗИЛИ 23 присутствует сигнал "1", разрешающий включение исполнительного элемента 24, Сигнал с выхода элемента ЗИЛИ 23 посредством инвертирования элементом 25 выдает запрещение на входы элементов совпадения 2И 33, ЗИ 34 и 2И 35. таким образом, при исправной сети выходы элементов индикации 2И 33, ЗИ 34 и 2И 35 находятся в состоянии "0".

Постоянная времени элемента 27 интегрирования приблизительно равна длительности периода напряжения сети наименьшей частоты. Двухуровневый делитель напряжения 28 на выходе верхнего уровня устанавливает минимальное напряжение "1", а.на выходе нижнего уровня— максимальное напряжение "0".

При обрыве двух или трех фаз импульсы на выходах элементов 2И 4-6 совпадения отсутствуют, так как при наличии одной фазы отсутствуют импульсы с выхода формирователя в цепи другой фазы. Выходы элементов 2И 4-6 находятся в состоянии

"0". В то же время на выходе элемента

ЗИЛИ вЂ” НЕ 7 периодически (при обрыве двух фаз) или постоянно (при обрыве трех фаз) присутствует сигнал "1". Посредством элементов 2ИЛИ 8-10 подачей сиГнала "1" на входы S выходы Q RS-триггеров 17-19 устанавливаются в единичное состояние. Обьединенный элементом совпадения ЗИ 26 сигнал "1" через элемент 27 интегрирования подается на входы компараторов. Выход компаратора 29 устанавливается на уровне

"0", выход компаратора 30 — на уровне "1".

Проинвертированный элементом 31 сигнал

1674015 единичного уровня подается на первый вход элемента 2И 33 совпадения. П ри обрыве фаз сигнал "0" на выходе элемента

ЗИЛИ 23 выдает запрещение на включение исполнительного элемента 24, проинвертированный элементом 25 сигнал единичного уровня подается на второй вход элемента 2И 33. Так как на первом входе элемента ЗИ 34 присутствует нулевой сигнал с выхода компаратора 29, а на первом входе элемента 2И 35 нулевой сигнал с выхода инвертора 32 (на входе инвертора 32 сигнал "1" с выхода компаратора 30), то сигнал "1" устанавливается только на выходе элемента 2И 33, индицируя обрыв двух или трех фаз (см. фиг.2 — обрыв фаз В и С).

При обрыве одной фазы на выходе одного из элементов 2И 4 — 6 совпадения присутствует импульсный сигнал, так как импульсы на выходе двух из формирователей 1 — 3 перекрываются во времени. На промежутке времени отсутствующего импульса третьей фазы элемент ЗИЛИ-НЕ 7 выдает сигнал "1", который посредством элементов

2ИЛИ 8 — 10 устанавливает все три RS-триггера 17-19 по прямым выходам Q в состояние "1". Единичные сигналы на выходах Q

RS-триггеров 17 — 19 объединяются элементом ЗИ 26 совпадения и передаются íà его выход сигналом единичного уровня. В определенный момент времени единичный импульс — результат перекрытия импульсов на выходе двух из формирователей 1-3 — c одного из элементов 2И 4 — 6 устанавливает один из RS-триггеров 17 — 19 единичным сигналом на вход R посредством одного из элементов 2И 14-16 по прямому выходу Q в состояние "0". Наличие хотя бы на одном из прямых выходов Q триггеров 17-19 сигнала нулевого уровня прйводит выход элемента

ЗИ 26 в состояние "0", Таким образом, на выходе элемента ЗИ 26 присутствует периодическая последовательность импульсов, причем единичному состоянию элемента

ЗИ 26 соответствует момент окончания перекрытия импульсов на выходах формироватлей 1-3, а в нулевое состояние элемент ЗИ 26 устанавливается по фронту

40 импульса на выходе одного из элементов 50

2И 4-6, Периодический импульсный сигнал интегрируется элементом 27 с минимальной постоянной времени, при которой напряжение на его выходе находится в пределах между пороговыми значениями "0" и "1". В этом случае компараторы 29 и 30 одновременно приводят свои выходы в состояние

"1". При пропадании одной фазы (аварийное состояние сети) выход элемента ЗИЛИ

23 устройства запрещает сигналом "0" . включение исполнительного элемента 24, инвертированный элементом 25 сигнал единичного уровня поступает на третий вход элемента ЗИ 34, на первый и второй входы которого поступают единичные сигналы с выходов первого 29 и второго 30 компараторов соответственно. Обрыв одной фазы индицируется сигналом единичного уровня с выхода элемента ЗИ 34, на выходах элементов 2И ЗЗ и 35 присутствует уровень "0", так как на их первых входах присутствуют сигналы нулевого уровня — результат инвертирования элементами 31 и 32 единичных сигналов на выходах компараторов 29 и 30 . (см. фиг.3 — обрыв фазы С).

При нарушении чередования фаз выход элемента ЗИЛИ вЂ” НЕ 7 постоянно находится в состоянии "0", так как присутствуют перекрывающиеся во времени импульсы на выходах всех трех формирователей 1 3. При этом исключено состояние, когда все три прямых выходах Q RS-триггеров 17 — 19 находятся на уровне "1" одновременно— напряжение на выходе элемента 27 интегрирования, как и на выходе элемента ЗИ 26, на уровне "0". Выход компаратора 29 устанавливается на уровне "1", выход компаратора 30 на уровне "0". Проинвертированные элементами 32, а также 25 (на входе которого сигнал "0" с выхода элемента ЗИЛИ 23 устройства) си гнал ы единичного уровня передаются на выход элемента 2И 35, который сигналом единичного уровня индицирует нарушение чередования фаз. Выходы элементов 2И 33 и ЗИ 34 находятся в состоянии

"0", так как на первом входе элемента 2И 33 сигнал "0" (проинвертированный элементом

31 едичный сигнал с выхода компаратора 29), а на втором входе элемента ЗИ 34 сигнал "0" с выхода второго компаратора 30 (см. фиг.4 — чередование фаз АСВ), Формула изобретения

Устройство автоматического контроля правильности чередования и отсутствия обрыва фаз многофазных сетей и:ременного тока по авт. св, ¹ 11332222220055, отл и ч а ю щее с я тем, что, с целью расширения функциональных возможностей посредством локализации отказа сети выработкой трех дополнительных сигналов неисправности, индицирующих раздельно обрыв двух или трех фаз, обрыв одной фазы и нарушение чередования фаз, дополнительно введены два трехвходовых и два двухвходовых элемента И, три инвертора, элемент интегрирования, двухуровневый делитель напряжения и два компаратора, причем три входа первого трехвходового элемента И соединень: с прямыми вь. ходами трех RS-триггеров устройства соответственно, а выход

1674035 и

2кли 3 ф

l фаза

"Ih руление чсрехомиия

<Таз

Фиг. 7 через элемент интегрирования соединен с инвертирующим входом первого и неинвертирующим вкоцом второго компараторов, неинвертирующий вход первого компаратора соединен с выходом высокого уровня, а инвертирующий вход второго компаратора — с выходом низкого уровня делителя напряжения, выход первого ком- паратора соединен с первым входом второго трехвходового элемента И и с входом первого инвертора, выход которого соединен с первым входом первого двухвходового элемента И, выход второго компаратора соединен с вторым входом второго трехвходового элемента И и с входом второго инвертора, выход которого соединен с первым входом второго двухвходового элемента И, вход третьего инвертора соединен с выходом трехвходового элемента

5 ИЛИ устройства, а выход — с вторыми входами двухвходовых элементов И и с третьим входом второго трехвходового элемента И, при этом выход первого двухвходового элемента И является индикато10 ром обрыва двух или трех фаз, выход второго трехвходового элемента И является индикатором обрыва одной фазы, а выход второго двухвходового элемента И является индикатором нарушения чередо35 вания фаз.

:о о г

7 р

I8 е L9

26

И (l (< ифли

33

34

1674015

Я о

С

I8

79

2 ф 26

Ц л

33

Фиг.4

Составитель В.Куча

Техред М.Моргентал

Редактор 0,Спесивых

Корректор С.Черни

Производственно-издательский комбинат "Патент", r, Ужгород, ул.Гагарина, 101

Заказ 2917 Тираж 397 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5