Устройство адресации памяти

Устройство адресации памяти

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и может быть использовано для формирования исполнительных адресов в устройствах управления ЦВМ, а также в устройствах обработки информации с применением табличных методов на основе ПЗУ. Целью изобретения является повышение быстродействия. Устройство содержит регистры 1 и 2 первого и второго операндов соответственно, входной мультиплексор 3, группу 4 из N элементов, группу 5 из N дешифраторов, группу 6 из N элементов ИЛИ, дешифратор 7, шифратор 8, выходной мультиплексор 9, блок 10 памяти. Поставленная цель достигается введением новых элементов и связей. 3 ил., 2 табл.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУВЛИК (Я)5 G Об F 12/ОО

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОЬРЕТЕНИЯ (К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ >

{ ь (21) 4612407/24 (22) 02.12.88 (46) 30.08.91. Бюл. ¹ 32 (71) Специальное конструкторско-технологическое бюро с опытным производством

Института радиофизики и электроники АН

УССР (72) В,Н.Кондратьев, M.Е.Бычков и Л.Н.Горовая. (53) 681.3 (088.8) . (56) Авторское свидетельство СССР

¹ 1298745, кл, G 06 F 9/36, 1985, Авторское свидетельство СССР № 1256057, кл, G 06 F 12/00, 1984, (54) УСТРОЙСТВО АДРЕСАЦИИ ПАМЯТИ

Изобретение относится к области вычислительной технике и может быть использовано для формирования исполнительных адресов в устройствах управления ЦВМ, а также в устройствах обработки информации с применением табличных методов на основе ПЗУ.

Целью изобретения является повышение быстродействия устройства.

На фиг.1 представлена функциональная схема устройства; на фиг,2 — пример реализации дешифратора и шифратора для и = 4; на фиг.3 — пример использования устройства для случая реализации памяти на стандартных БИС.

На фиг.1 — 3 обозначены регистр 1 первого операнда, регистр 2 второго операнда входной мультиплексор 3, группа из и элементов НЕ 4, группа из и дешифраторов 5, группа из и элементов ИЛИ 6, дешифратор

7, содержащий элементы И 7.1 — 7.27, шифра,, SU,, 1674138 А1 (57) Изобретение относится к вычислительной технике и может быть использовано для формирования исполнительных адресов в устройствах управления ЦВМ, а также в устройствах обработки информации с применением табличных методов на основе ПЗУ.

Целью изобретения является повышение быстродействия. Устройство содержит регистры 1 и 2 первого и второго операндов соответственно, входной мультиплексор 3, группу из и элементов НЕ 4, группу из и дешифраторов 5, группу из и элементов

ИЛИ 6. дешифратор 7, шифратор 8, выходной мультиплексор 9, блок 10 памяти. Поставленная цель достигается введением новых элементов и связей. 3 ил., 2 табл. тор 8, выходной мультиплексор 9, блок 10 памяти, содержащий субблоки 10.1 — 10,2" " памяти, элементы НЕ 11, 12, входы режима сложения 13, вычитания 14 устройства, вход

15 переноса устройства, выходы 16,1 — 16.3" дешифратора, выходы 17.1-17.2" шифратора, выходы 18.1-18.2" устройства, регистры 19, 20, сумматор 21, мультиплексор 22, вход 23 и выход 24 переноса сумматора, выход 25 сумматора, n — адресность операндов, n — адресность БИС памяти.

Устройство работает следующим образом, Дешифратор 7 функционирует в соответствии с табл,1, где al и о; — разряды первого и второго операндов. Табл.2 иллюстрирует принцип построения шифратора для n = 4.

Шифратор 8 представляет собой набор элементов МОНТАЖНОЕ ИЛИ с различным числом входов (максимальное число входов

1674138

0 5

F(n), где F(I) — соответствую.ций член в по, следовательности чисел Фибоначчи), В табл,2 представлены номера входов

16, объединенных по ИЛИ шифратора 8, Рассмотрим работу схемы, представленной на фиг,З, Д ЗЯ случая, когда г :о == 10, n =:-. 14 и необходимо выбрать код из блока памяти, адрес которого является разностью чисел А = 10. 1 11,010.110.001 и, В - 01.111. I00 .001.100, Блок 10 памяти л 33 ..3 ° будет в данном случае состоять из 2 =- 36, субблоков 1О-1...10-16. Г3ри правильной ра, боте схемы должен быть 3зыбран код с адресом А — В = 00,111.110,100,101, т,е, код из субблока 10-4 с адресом 1, I":0.100.101, В соответствии с изложенным на регNcTpel>I 1 и 2 должны находи гься коды 1011 и 0111 соответственно, на рег,:. Страх 19 и 20 соответственно коды 1.0 . 0,1,0,00 . и

1.100.001.100, на входе 13дслжен находиться нулевой сигнал, на моде 14, а следовательно, и- на входе 23 сумматора 21 единичный код. Единичный код,а втором управляющем Входе мультиплексора 22 пропустит инверсный код 0,011. I10,011 ре,гистра 20. В результате на информационных входах сумматора 21 будут кодь 1,0 !0.110,001 и 0.01 I.100.001, на выходе которого с уче гом единицы,:-а нося щейся е младший разряд сумматора по вхсду 23, r!оявится сумма 1,110,100,101, а на Выходе 24 сумматора, а также на Входа 15 устройства, будет нулевои код (o,э = I), Код 1,110,100.101, полученный на выходе сумматора 21, установится на входах дешиФ32атсра адреса всех субблоков 10 — 1, 10--3,. „10-2" ", 8 то же время в устройстве адресации памяти прямой 1011 и инверсный 0100 кодь3 с регистра ; 1 поступают на соответствую цие прямь36 и инверсные входы первого опера..да группы

5дешифратора. Инверсный код1000С регистра 2 поступает через мул.типлексор 3 на прямые входы второго операнда гоуппы 5 дешифраторов, а также на групп; 4 инв:.-рторов, с выходов которых код 011 i:33СЭ-упает на соответствующие инверсные входы второгсэ операнда группы 5 Дешифраторов, В результате на выходе дешифратора 5-": будет находиться код 1 001,:.-Ia входе Де ..ифратора 5-2 — код 1001,, дешифратора 5--3—

0101 и на входе дешифратора 5-4 — 1010.

Предполагается, что сэ арй ему четвертгэму раз(эяду кода на Входе дешифрато эа и з

Группы 5 соответствует прямой!ЭКОД ОэзряДа ПЕРВОГО ОПЕРаНДа, ТРЕТЬЕМУ РаЗРЯДУ Ireда — инверсный 33ход ра".:pÿ!:,6 nepeol операнда, второму — прямой вход разряда второго операнда и Г3срво-. Зу — инверсный код разряда первого операнда. Пр33 этом первым младшим разрядом кода регис ров

1 и 2 соответствует дешифратор 5 — 1, вторым разрядам регистров — дешифратор 5 — 2, третьим 5 — 3 и четвертым — дешифратор 5 — 4, Тогда на выходах дешифраторов 5 — 1; 5 — 2, 5 — 3 и 5 — 4 установятся коды 0100, 0100, 0001 и 1000 (соответственно прямым кодам первого и второго операнда 10,10,00 и 11), а на выходах схем ИЛ И б — 1, б-2, 6 — 3 и б — 4 — коды

1,1,00 =оответственно, В результате на входе первого разряда дешифратора 7 установится комбинация 010, второго 0 IÎ и т, ЭетьеГО 100 (порЯДок слеДОвания разрЯДОв кода соответствует табл,1), Согласно схеме фиг.2 и табл.2 на выходе дешифратора 7 в единичном сОстоянии оудет находиться вы ор 16 — 5 и соответственно выход 17-13 шифратора 8, 3-Зулевой3 сигнал с входа 15 и нулевой игнал со схемы ИЛИ 6-4.:врез Оотeercre"ющ!36 эле ate! I I I.I г1E 11!; 12 установит мультиплексор 9 в сос;-ояние, соотВетству3ощес прохождению информации на выход мультиплекс ра через его четвертую

Гp3tnпу инф03эмационных входов, T.e, ссГлас но изложенному на 6! !xone мультиплексора

9 будет Вы"::-оан выход j8 — 4. В результате из блока 10 сигналом выборки кристалла с выхода 18-4- будет Выбр;,"í субблок 10-4, из которого Г3ройдет Выборка кода с адресом

1.110,100.101 KGK это и требуется, Оэормула иэобретения устройсгво адресации памяэ-и, содержащее регис.rp первого операнда, регистр второго операнда, группу иэ и дешибраторов, дешифратор, шифратор, выходной мультиплексор, о т л и ч а ю oö е е с я тем, -по, с цел;:3о повышения быстродействия, в

:.-,его введен ь "<одной мультиплексор., группу из и элем633тов НЕ, группу из п элементов

ИЛИ, два элемента НЕ, причем прямые и инверсные Выходы разрядов регистра первого операнда соединены с прямыми и инверсными входами первых разрядов соответству3ощих дешифраторов группы из и дешифраторов, прямые и инверсные выходь3 разрядов регистра второго операнда соединены соот,зетственно с первой и второй группами информационных входов входноio мультиплексора, выходы входного мультиплексора соединены с прямыми входами вторых разрядов соответствующих дешифраторов руппы из и дешифраторов и с соОтветству3ощими элементами НЕ группы из п элементов i-! r. вь)ходы кото3эых подключе ны к инверснь3м входам вторых разрядов соответстВу3О!цих дешифратОров Группы из и дешифраторов, первые и гпорые выходы (n — 1) дешифраторов группы из и Дешифраторов. выходы и--1 элементсв ИЛИ группы из п элек",ентс3в ИЛN соеди3 ены соответственно с первыми, вторыми и третьими зхо1674138

Таблица !

Резин

Сл аы

2 paspa7! д-у

l6.3

Ь ааЬазааЬаааЬ

16.6 16.7 !6.8 !6.9!

6.9

f6.3 16.6 ааьазааь1ааЬС

О О

О 1 О

О О 1

1. О О О

О 1 0 О

О О О

1 О С О

О 1 О О

О О О

1 О О 1 0 О О О О

О О 0

О 0 С

О О 0

О О О

0 О С ! О О

О 1 О

О О 1

0 0 С

О 0 О

О С О

1 О 0

С О

О С

О С О

0 О 0 С О О

О О

О О

О О

1 О

1 О

1 0

С 1

О 1

О 1

О О О

2 О О О

1 О О 0

1 О О О

1 О

О 1

О . О

О О

1 О О 0 О О

0 О О О О

1 О О О О О

О 0 О

t О О

О 0 О

0 О 1 О О

О. 0 !

О О О

О О С

Таблица 2 дами соответствующих трехпозиционных разрядов дешифратора, 3" выходов которого подключены к соответствующим входам шифратора, третьи выходы и дешифраторов группы из и дешифраторов 5 подключены соответственно к первым входам соответствующих и элементов ИЛИ группы из и элементов ИЛИ, вторые входы которых подключены соответственно к четвертым выходам и дешифраторов группы из 10 и дешифраторов, входы режима сложения и вычитания устройства подкл ючен ы соответственно к первому и второму управляющим входам входного мультиплексора, вход переноса устройства соединен с прямым вхо- 15 дом первого разряда управляющего входа выходного мультиплексора и входом первого элемента НЕ, выход которого подключен к инверсному входу первого разряда управляющего входа выходного мультиплексора, 20 выход и-го элемента ИЛИ группы из и элементов ИЛИ подключен к прямому входу второго разряда управляющего входа выходного мультиплексора и к входу второго элемента НЕ, выход которого подключен к 25 инверсному входу второго разряда управляющего входа выходного мультиплексора, 1-й выход шифратора для i = 1,...,2" соединен с

i-м входом первой группы информационных входов выходного мультиплексора, 1-й выход шифратора для i = 2,...,2" соединен с (i-1)-м входом второй группы информационных входов выходного мультиплексора, первый выход шифратора подключен ко 2"-му входу из второй группы информационных входов выходного мультиплексора, i-й выход шифратора для (= 1„.,2" соединен с (i+2" )-м входом третьей группы информационных входов выходного мультиплексора, а для i = 2" +1...„2" i-й выход шифратора соединен с (i — 2" )-м входом третьей группы информационных входов выходного мультиплексора i-й выход шифратора для

i = 1,...,2" +1 соединен с (i+2 )-м, а для i = 2" +2,.„,2" — с (i — 2" — 1)-м входом четвертой группы информационных входов выходного мультиплексора, выходы которого подключены к выходам устройства, первый и второй информационные входы устройства подключены соответственно к-инфоомационным входам регистров первого и второго операндов.

1674138

1674138

Состаеытель М, CMBMH техоеа М.!Aгоpгентал Корректор А, Осауленко с длдкто;) ((„(се(д е1-.1к

:- :) ЛХ(,,.1 IQ Подписное .", -, "цП!,", Г-,;сул,:.. роjее -ного ком;". те 1Р-, —, ri.,. <. P-, i i|y,„1 -,-) $ 5 о ".еде,о1еен -:,-.де :ел .ккь1,: . ° ." рине Пятен;, Г У> Город, л,Гс;10ринэ, 1О!