Устройство управления памятью

Устройство управления памятью

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и может быть использовано в отказоустойчивых вычислительных системах . Целью изобретения является расширение функциональных возможностей устройства за счет реконфигурации считываемых информационных последовательностей . Устройство содержит дешифратор 1, шинный формирователь 2, блоки 3-5 памяти , счетчик 6, регистры 7, 8, триггер 9, схему 10 сравнения, элементы 11-14 ИЛИ, элементы 15-22 И, одновибратор 23, элемент 24 задержки, мультиплексор 25, счетчик 26. 2 ил.

COIO3 СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (я)э G 06 F 12/00

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4725118/24 (22) 02.08.89 (46) 23.09,91. Бюл. М 35 (72) В.А. Харитонов, В.А. Панюшкин, С.Ф.

Тюрин, И.Е. Петров, В.А. Несмелов, А.П.

Зверев и А.А. Шевченко (53) 681.3(088.8) (56) Авторское свидетельство СССР

O 1580374, кл. G 06 F 12/00, 1988.

Шевкопляс Б.В. Микропроцессорные структуры. Инженерные решения, 1986, c, 215, рис. 10.7. (54) УСТРОЙСТВО УПРАВЛЕНИЯ ПАМЯТЬЮ

„„Я „„1679489 А1 (57) Изобретение относится к вычислительной технике и может быть использовано в отказоустойчивых вычислител ьн ых системах. Целью изобретения является расширение функциональных воэможностей устройства за счет реконфигурации считываемых информационных последовательностей, Устройство содержит дешифратор 1, шинный формирователь 2, блоки 3-5 памяти, счетчик 6, регистры 7, 8, триггер 9, схему

10 сравнения, элементы 11 — 14 ИЛИ, элементы 15 — 22 И, одновибратор 23, элемент

24 задержки, мультиплексор 25, счетчик 26.

2 ил.

1679489

Изобретение относится к вычислительной технике и может быть использовано в отказоустойчивых вычислительных системах, Целью изобретения является расширение функциональных возможностей за счет реконфигурации считываемых информационных последовательностей.

На фиг. 1 изображена функциональная схема устройства; на фиг, 2 — временная диаграмма работы устройства в режимах настройки и алгоритмической реконфигурации.

Устройство содержит дешифратор 1, содержащий выходы 1.0 — 1.7, шинный формирователь 2, блоки 3 — 5 памяти, счетчик 6, регистры 7 и 8, триггер 9, схему 10 сравнения, элементы ИЛИ 11 — 14, элементы И 15—

22, одновибратор 23, элемент 24 задержки, мультиплексор 25, счетчик 26, информационный вход-выход 27, адресный вход 28, r вход 29 режима замещения информации, вход 30 режима полной реконфигурации, вход 31 режима частичной реконфигурации, вход 32 выборки команды, вход 33 начальной установки, вход 34 записи, вход 35 чтения, вход 36 задания типа замещаемой информации, вход 37 разрешения изменения адреса замещаемой информации устройства.

Устройство работает следующим образом.

Режим настройки. В этом режиме внешняя микроЭВМ записывает в регистр 7 и счетчики 6. 26 настроечную информацию, При этом по входу-выходу 27 поступает слово информации, а на адресных входах устанавливается адрес ячейки памяти, т.е. адрес регистра 7. Так как в этом случае возбуждается вход 34 устройства, то активируется выход элемента ИЛИ 14, возбуждается вход разрешения дешифратора 1, его выход 1.1 и соответственно выход элемента И 15, что приводит к записи в регистр 7 кода команды, требующей алгоритмической реконфигурации.

Аналогично происходит запись информации в счетчик 6 — записывается адрес команды перехода на заданный вариант алгоритмической конфигурации, при этом возбуждается выход 1.2 дешифратора 1 и выход элемента И 16. Информация записывается с входа — выхода 27. В счетчик 26 может быть записан код количества повторений заданной команды, при которых необходима алгоритмическая реконфигурация. При этом аналогично описанному возбуждается выход 1.3 дешифратора 1, выход элемента

И 17, и информация записывается по входам данных счетчика 26 с входа-выхода 27

35 по синхроимпульсу с выхода элемента И 17.

Обнуление триггера 9 по входу 33 через элемент ИЛИ 13 производится предварительно, перед записью информации в счетчик 26. Предварительно могут обнуляться и счетчик 6 и регистры 7 и 8.

Режим замены информации в ячейке. В этом режиме на входы 30 и 37 подается логическая единица, Информация, загруженная в регистр 7, в этом случае имеет смысл адреса ячейки, в которой необходимо заменить информацию, причем код адреса новой информации записан в счетчик 6.

Счетчик 26 в этом режиме не используется.

На вход 36 подается логическая единица и вход 28 подключается к схеме 10 сравнения.

Входы 32, 31, 29 обнулены, Внешняя микроЭВМ считывает и выполняет программу, записанную в блоке 3 постоянной памяти, При этом возбуждаются входы 25 или 32, поэтому на адресах ячеек блока 3 возбуждается выход 1.5 дешифратора 1 и, так как триггер

9 пока обнулен, то выход элемента И 19 возбуждает вход выборки блока 3, из которого в соответствии с адресами, установленными на входе 28, считывается либо команда, либо данные на вход-выход 27.

В том случае, если считывается информация по адресу, заданному в регистре 7, то возбужден выход элемента И 21 (вход ЗО возбужден, возбужден и выход 1.5 дешифратора 1), поэтому через элемент ИЛИ 12 возбуждается вход схемы 10 сравнения. Активируется выход схемы 10 сравнения (информация в регистре 7 равна информации на входе 28, поступающей через мультиплексор 25), поэтому устанавливается триггер 9, так как его информационный вход подключен к входу логической единицы устройства, в регистр 8 записывается адрес, установленный на входе 28, Изменяется и состояние счетчика 26, однако он в этом режиме не используется.

Выход триггера 9 через элемент И 19 блокирует чтение информации из блока 3 и подключает блок 5 через элемент И 18, чем обеспечивается замена информации по заданному адресу. В блоке 5 один информационный выход предназначен для сброса триггера 9 после такой замены, что и происходит с задержкой, определяемой элементом 24 (необходима для надежного считывания замененной информации) одновибратором 25, который через элемент ИЛИ

13 обнуляет триггер 9. Изменяется состоя-. ние счетчика 6. При следующей установке триггера 9 из блока 5 считывается информация из очередной ячейки. Следовательно, заменяемая информация может меняться в ходе вычислительного процесса. Иначе не1679489

20

55 обходимо установить на входе логический ноль, блокирующий прохождение счетных импульсов.

В этом режиме может осуществляться замена не только по адресам, но и по данным или командам, В этом случае вход 36 не активируется, а в регистре 7 записывается код, который необходимо заменить на другой, записанный в блоке 5. Поэтому аналогично описанному, при считывании кода, установленного в регистре 7, возбуждается выход схемы сравнения, устанавливается триггер 9 и из блока 5 считывается всякий раэ другая необходимая информация с учетом изменения состояния счетчика 6, если необходимо. Адреса, записываемые в регистр 8, могут использоваться для отладки с целью проверки работы устройства, причем они считываются из регистра 8 программно: возбуждается выход 1.4 дешифратора 1 (регистр 8 через шинный формирователь 2 программно доступен как ячейка памяти для чтения), возбуждается вход управления шинного формирователя 2, и адрес из регистра 8 поступает на вход-выход 27. Для замены только кодов команд на вход 29 управления подается логическая единица, а входы 30 и 31 должны быть обнулены. В. этом случае замена кода происходит только при сравнении информации в регистре 7 и информации на входе-выходе 27 по сигналам на входе выборки команды 32 (возбуждается выход элемента И 22). Тогда, аналогично описанному, требуемый код команды из блока 5 считывается на вход-выход 27 всякий раз, когда из блока 3 считывается код команды, совпадающий с кодом команды, предварительно установленным в регистре 7.

Режим полной алгоритмической реконфигурации. В этом режиме устройство обеспечивает выдачу на вход-выход 27 кодов команд безусловного перехода для замены команд, которые не могут быть выполнены внешним процессором в связи с некоторым частичным отказом его технических средств

{это может быть идентифицировано самим процессором по результатам, например, его самопроверки), на их алгоритмические эквиваленты, составленные из оставшихся команд и предварительно записанные в блок

4. Команды безусловного перехода по адресам этих эквивалентов также предварительно записаны в блоке 5, который адресуется счетчиком 6(код его настройки устанавливается в режиме настройки, причем таких кодов может быть несколько, что зависит, например, оттого, сколько неисправных команд имеется, в этом случае, естественно, алгоритмические эквиваленты должны это учитывать, на вход 37 подана логическая единица), На вход 29 подается логическая единица, на входы 30, 31, 36 — логические нули. Причем подача логических уровней на входы управления может быть осуществлена, например, внешним процессором путем вывода кода на некоторый внешний регистр, либо, например, подачей требуемых уровней напряжения жестко, Информация, считываемая на вход-выход 27 из блока 3 и сопровождаемая активированием входа 32, имеет смысл кода команды. Она сравнивается на схеме 10 с кодом, записанным в регистре 7, При этом (при чтении иэ блока 3) возбуждается выход

1.5 дешифратора 1, при выборке команды возбуждается вход 32, вход 29 возбужден, поэтому активируется выход элементов И

22, ИЛИ 12, в связи с чем при сравнении возбуждается и выход схемы 10, устанавливается триггер 9. В регистр 8 записывается адрес перехода. Выход триггера 9 блокирует элемент И 19 и разблокирует элемент И

18. Такая блокировка происходит столь быстро, что внешний процессор вводит информацию не с выхода блока 3, а с выхода блока

5. Выходы блоков. 3 — 5 в этот момент находятся в высокоимпедансном состоянии и не влияют на передачу информации по входувыходу 27. Из блока 5 в этом режиме считывается команда безусловного перехода на заданный алгоритмический эквивалент, которая и воспринимается внешним процессором. Частота синхронизации внешнего и роцессора такова, что он считает информацию с шины данных позднее возможного момента срабатывания триггера 9 и переключения блоков памяти 3, 5, поэтому процессор "не заметит", что устройство

"подставит" ему вместо кода неисправной команды команду безусловного перехода на заданный алгоритм алгоритмический эквивалент, При этом возбужден выход 1.5 дешифратора 1, выход элемента И 18 и вход разрешения блока 5. Если команда безусловного перехода содержит не одно слово (байт), то процессор вновь программно oGращается к блоку 5; возбуждается выход 1.5 дешифратора 1 и из блока 5 считывается очередное слово, так как состояниесчетчика

6 изменилось задним фронтом импульса на выходе элемента И 18. При считывании последнего слова возбуждается отдельный выход блока 5 и с задержкой, определяемой элементом 24, срабатывает одновибратор 2, в связи с чем через элемент ИЛИ 13 обнуляется триггер 9. Внешний процессор программно переходит к чтению и выполнению алгоритмического эквивалента из блока 4.

1679489

При этом возбуждается выход 1.0 дешифратора 1 (адреса алгоритмических эквивалентов не пересекаются с адресами основной программы, записанной в блоке 3), и алгоритмический эквивалент данной команды считывается из блока 4 по входу-выходу 27 во внешний процессор.

Для того, чтобы, например, обратиться к операндам заданной неисправной команды, внешний процессор может считывать адрес, записанный в регистре 8. При этом он обращается к регистру 8 как к ячейке с фиксированным адресом, программно доступной для чтения. возбуждается выход 1.4 дешифратора 1 на адресе этого регистра 8, установленном на входах 28 (вход разрешения дешифратора 1 активируется выходом элемента ИЛИ 14, так как возбужден вход

35 чтения, а при выборке команды из блоков

3-5 возбуждается вход 32 выборки команды). Поэтому активируется вход выборки кристалла блока 2 и информация из регистра 8 считывается на входе-выходе 27 и далее во внешний процессор. Используя этот адрес, процессор программно (e соответствии с программой алгоритмического эквивалента) может определить адреса операндов и считать их из блока 3. При этом активируется выход 1.5 дешифратора 1 и, так как элемент И 19 к этому моменту уже разблокирован, то блок программы доступен для чтения. Внешний процессор, таким образом, выполняет программу — алгоритмический эквивалент неисправной команды, так как неисправная команда реализуется иными командами, что возможно вследствие избыточности системы команд.

Ilo окончании режима алгоритмической реконфигурации процессор, используя адрес, записанный в регистре 8 устройства, программно (в рамках программы алгоритмического эквивалента) определяет адрес команды, следующей за неисправной командой, подвергшейся алгоритмической реконфигурации. Поэтому в дальнейшем режим завершается переходом внешнего процессора к чтению программы из блока 3.

При этом активируется выход 1.5 дешифратора 1 аналогично описанному. Программа алгоритмического эквивалента должна предусматривать возврат содержимого счетчика 6 записью в него необходимого адреса (если команда безусловного перехода содержит несколько слов) при обращении к нему как в ячейке памяти с фиксированным адресом, возбуждающим выход 1.2 дешифратора 1.

Если команда безусловного перехода ,содержит одно слово (например, RST лля

4С

55 микропроцессора 580), вход 37 обнулен и этого делать не нужно.

Возможна модификация описанного режима в том случае, если обращение к блоку

5 происходит в зависимости от адреса на входах 28, Для этого активируется вход 30 устройства. Причем, после завершения выполнения программы, записанной в блоке 4, возможен программный переход по адресу, записанному в регистре 8 (как описано выше). что позволяет расширить программное обеспечение, записанное в блоке 3, без нарушения его структуры в заданных точках.

Это, например, необходимо для модификации некоторой программы, с целью доработок либо с целью требуемого уменьшения алгоритма в процессе многократного его использования во время работы вычислительной системы, Режим частичной алгоритмической реконфи гура ции. В этом режиме ал горитмическая реконфигурация производится не всякий раз, когда из блока 3 считывается заданный код команды, а заданное количество раз. Частичная алгоритмическая реконфигурация необходима, например, для модификации npacpaMMt путем однократной или многократной замены некоторой команды ее алгоритмическим эквивалентом с целью сравнения результатов вычислений для контроля работы вычислительной системы. Код количества конфигураций заносится в счетчик 26 (описано в режиме настройки), на выходе 31, 37 подается логическая единица (входы 29, 30, 36 обнулены).

Тогда через элемент ИЛИ 11 возбуждается вход элемента И 20, выход которого возбужден при чтении команды, так как в этом случае возбужден выход 1,5 дешифратора 1 и вход 32. Поэтому аналогично предыдущему режиму возбуждается выход элемента

ИЛИ 12 и, если из блока 3 считан заданный код команды, возбуждается выход схемы 10 сравнения, устанавливается триггер.9 и в дальнейшем устройство работает описанным образом. После обнуления триггера 9 задним фронтом сигнала с его выхода уменьшается на единицу содержимое счетчика 26. Алгоритмическая реконфигурация производится до тех пор, пока не обнулится счетчик 26, тогда на выходе элемента ИЛИ

11 установлен логический ноль, элемент И

20 блокируется и Ьюкир)ется также схема10сравнения по входу синхронизации.

Счетчик 26 и триггер 9 могут быть сброшены программно- при обращении внешнего процессора к ним как к фиксированным ячейкам памяти (как в режиме чтения, так и в режиме записи), при этом возбуждаются

1679489

5

25

50

55 соответственно выходы 1.7, 1.6 дешифратора 1.

Это может быть необходимо, например, для прекращения режима алгоритмической реконфигурации и ри отладке либо при работе вычислительной системы. Счетчик 26 может быть использован также для задания режима частичной замены информации в блоке 3 по заданному количеству кодов команд, Формула изобретения

Устройство управления памятью, содержащее дешифратор, три блока памяти, шинный формирователь, два регистра и элемент ИЛИ, причем адресные входы первого и второго блоков памяти подключены к адресному входу устройства, выходы всех блоков памяти и шинного формирователя подключены к информационному входу-выходу устройства, выход первого регистра— к информационному входу шинного формирователя, первый выход дешифратора — к входу разрешения обращения второго блока памяти, отличающееся тем,что,с целью расширения функциональных возможностей за счет реконфигурации считываемых информационных последовательностей, в него введены триггер, схема сравнения, три элемента ИЛИ,. восемь элементов И, одновибратор, элемент задержки, мультиплексор и два счетчика, причем информационные входы первого счетчика, второго регистра и второго счетчика подключены к информационному входувыходу устройства, информационные входы первого регистра и дешифратора подключены к адресному входу устройства, первый вход первого элемента ИЛИ подключен к входу чтения устройства, второй вход первого элемента ИЛИ вЂ” к входу записи устройства, третий вход первого элемента ИЛИ— к входу выборки команды устройства, выход первого элемента ИЛИ подключен к входу разрешения дешифратора, второй, третий и четвертый выходы которого подключены соответственно к первым входам первого, второго и третьего элементов И, вторые входы которых подключены к входу записи устройства, выход первого элемента И вЂ” к входу синхронизации второго регистра, выход второго элемента И вЂ” к входу синхронизации первого счетчика, входы установки в "0" первого и второго регистров и первого счетчика — к входу начальной установки устройства, пятый выход дешифратора — к входу разрешения шинного формирователя, шестой выход дешифратора — к первым входам четвертого и пятого элементов И, второй вход четвертого элемента И и инверсный вход пятого элемента И вЂ” к выходу триггера, выход четвертого элемента И вЂ” к входу разрешения обращения третьего блока памяти, ьыход пятого элемента И вЂ” к входу разрешения обращения первого блока памяти, седьмой выход дешифратора — к первому входу второго элемента ИЛИ, восьмой выход дешифратора — к входу установки в "0" второго счетчика, синхровход которого подключен к выходу третьего элемента И, шестой выход дешифратора — к первым входам шестого, седьмого и восьмого элементов И, второй вход шестого элемента И вЂ” к выходу третьего элемента ИЛИ, третий вход шестого элемента И вЂ” к входу режима частичной реконфигурации устройства, четвертый вход шестого элемента И вЂ” к входу выборки команды устройства, выход шестого элемента И вЂ” к первому входу четвертого элемента ИЛИ, второй вход седьмого элемента

И вЂ” к входу режима полной реконфигурации устройства, выход седьмого элемента И вЂ” к второму входу четвертого элемента ИЛИ, второй вход восьмого элемента И подключен к входу режима замещения информации устройства, третий вход — к входу выборки команды устройства, а выход — к третьему входу четвертого элемента ИЛИ, выход которого подключен к стробирующему входу схемы сравнения, выход схемы сравнения подключен к синхровходам триггера и первого регистра, выход признака окончания считывания данных третьего блока памяти— к входу элемента задержки, выход которого подключен к входу одновибратора, выход одновибратора подключен к второму входу второго элемента ИЛИ, третий вход которого подключен к входу начальной установки устройства, выход второго элемента ИЛИ— к входу установки в "0" триггера, информационный вход которого подключен к входу логической единицы устройства, выход триггера — к вычитающему входу второго счетчика, выходы которого подключены к входам третьего элемента ИЛИ, первый информационный вход мультиплексора — к информационному входу — выходу устройства, второй информационный вход мультиплексора — к адресному входу устройства, адресный вход мультиплексора — к входу задания типа замещаемой информации устройства, выход мультиплексора — к первому информационному входу схемы сравнения, второй информационный вход которой подключен к выходу второго регистра, выход первого счетчика — к адресному входу третьего блока памяти, вход разрешения обращения которого подключен к счетному входу первого счетчика, вход разрешения счета которого подключен к входу разрешения изменения адреса замещаемой информации устройства, 1679489

27

f8

Составитель М. Силин

Редактор А. Шандор Техред М.Моргентал Корректор M. Пожо

Заказ 3215 Тираж 377 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР 113035, Москва, Ж-35, Раушская наб., 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул,Гагарина, 101