Устройство для контроля знаний обучаемых

Устройство для контроля знаний обучаемых

Иллюстрации

Показать все

Реферат

 

Изобретение относится к автоматике, в частности к устройствам для контроля знаний обучаемых, и может быть использовано и автоматизированных системах обучения и контроля. Цель изобретения состоит в расширении дидактических возможностей устройства путем реализации функций анализа идентификационных признаков, обучаемых и формирования массивов данных ответов обучаемых. Поставленная цель достигается за счет введения дешифратора 6, группы элементов И 15-17, селектора 19 адреса, блока 20 формирования адреса, блока 23 синхронизации, двух блоков 4, 5 памяти и мультиплексоров 21 и 22. Устройство также содержит регистры 1,2, блок 3 памяти, дешифратор 7, элементы ИЛИ 8 и 9, элементы И 10, сумматор 11, элементы И 12-14, триггер 18 и элементы 24-26 задержки. 6 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (505 G 09 В 9/00

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ASTOPCKOMY СВИДЕТЕЛЬСТВУ (21) 4759849/24 (22) 03.10.89 (46) 23.09.91. Бюл. М 35 (72) А,H.Ðîìàíîâ и А,А.Филимонов (53) 681.3.071(088.8) (56) Авторское свидетельство СССР

bL 1513437; кл, G 09 В 9/00, 1986. (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ- 3НАНИЙ ОБУЧАЕМЫХ (57) Изобретение относится к автоматике, в частности к устройствам для контроля знаний обучаемых, и может быть использовано.

6 автоматизированных системах обучения и контроля. Цель изобретения состоит в расИзобретение относится к автоматике, в частности к устройствам для контроля знаний обучаемых, и может быть использовано в автоматизированных системах обучения и контроля.

Целью изобретения является расширение дидактических возможностей устройства путем реализации функции анализа идентификационных признаков обучаемых и формирования массивов данных ответов обучаемых.

На фиг.1 представлена структурная схема предлагаемого устройства; на фиг.2— блок формирования текущего адреса; на фиг.3 и 4 — мультиплексоры; на фиг.5 — блок синхронизации (считывания); на фиг.6 — селектор адреса.

Устройство содержит первый 1 и второй

2 регистры, первый 3, второй 4 и третий 5 блоки памяти, второй 6 и первый 7 дешифраторы, первый 8 и второй 9 элементы ИЛИ, первый элемент И 10, сумматор 11, первую

12-14 и вторую 15-17 группы элементов И, триггер 18, селектор 19 адреса, блок 20 фор„„. Ж „„1679523 А1 ширении дидактических возможностей устройства путем реализации функций анализа идентификационных признакоц обучаемых и формирования массивов данных ответов обучаемых, Поставленная цель достигается за счет введения дешифратора 6, группы элементов И 15-17, селектора 19 адреса, блока 20 формирования адреса, блока 23 синхронизации, двух блоков 4, 5 памяти и мультиплексоров 21 и 22. Устройство также содержит регистры 1,2, блок 3 памяти, дешифратор 7, элементы ИЛИ 8 и 9, элементы

И 10, сумматор 11, элементы И 12 — 14, триггер 18 и элементы 24 — 26 задержки. 6 ил. мирования адреса, мультиплексоры 21, 22, блок 23 синхронизации, первый 24, второй

25 и третий 26 элементы задержки.

Блок 20 (см.фиг,2) содержит счетчики 27, элементы И 28 и 29 группы, элементы ИЛИ группы 30 и элемент ИЛИ 31, Мультиплексоры 21, 22 (см. фиг.3 и 4) содержат группы элементов И 32, 33, элемент И 34, группу 35 элементов ИЛИ; группы 36 и 37 элементов. № элемент И 38 и группу 39 элементов ИЛИ.

Блок 23 синхронизации (см. фиг.5) содержит счетчик 40, триггер 41, элемент ИЛИ

42 и элементы 43 и 44 задержки.

На фиг.1 также показаны информационный вход 45, синхровыход 46, адресный вход

47, синхровход 48, информационные выходы 49 — 53 и синхровыход 54.

Селектор 19 имеет информационные входы 55-57, синхровход58 и выходы 59-61, блок 20 — синхровходы 62-64, информационный вход 65, синхровыход 66, мульти1679523

15 ционный вход 45 и записываются в регистр, 20

50 плексор 21 — управляющий вход 67, информационные входы 68 и 69, управляющий вход 70, синхровходы 71 и 72, информационный выход 73, синхровыход 74, мультиплексор 22 — информационный выход 73, синхровыход 74, информационные входы 75 и 76, управляющие входы 77 и 78, синхровходы 79 и 80, блок 23 — информационный выход 81, синхровыходы 82 и 83, селектор

19 — выходы 84 — 86, а также триггеры 87-89, элементы И 90 — 92, элементы ИЛИ 93-95.

Устройство работает следующим образом.

В процессе обучения обучаемому и редъя вля ются кадры изображения с вопросами, на которые обучаемый должен дать совокупность ответов, описывающих предьявляемую обучаемому входную ситуацию.

Ответы обучаемого поступают на инфопма1 синхроимпульсами, поступающими на вход 46.

Структура кода ответа имеет следующий вид:

Идентификационный Код содержательной код обучаемого части ответа обучае" мого

Дешифратор 6 расшифровывает идентификационный код обучаемого и открываетсоответствующий ему один из элементов И

15 — 17, например элемент И 16, на другой вход которого поступает синхроимпульс, задержанный элементом 26 на время срабатывания регистра 1.

Зтот синхроимпульс проходит через элемент И 16 и одновременно поступает на вход 56 селектора 19 адреса, на вход элемента ИЛИ 8 и на вход считывания фиксированной ячейки блока 3, выполненного в виде постоянного запоминающего устройства.

При поступлении на вход считывания фиксированной ячейки блока 3 ее содержимое считывается в регистр 2, куда оно заносится синхроимпульсом с выхода элемента

24, задерживающего синхроимпульс на время считывания кода из блока 3 s регистр 2.

В каждой из фиксированных ячеек блока 3 хранится информация о номере табло отображения ответов, где должна быть отображена поступившая информация, и о базовом адресе данной базы данных, через который осуществляется прием данных в упомянутую базу;

Код номера табло Код базового адреса в памяти, куда заносится поступившие данные

Дешифратор 7 расшифровываеткод номера табло, на которое должен поступить ответ обучаемого, и открывает одну иэ групп

45 элементов И 12-14 к входам которой подключен выход регистра 1.

Синхроимпульс с выхода элемента 24 проходит через элемент ИЛИ 9 и после задержки элементом 25 на время срабатывания регистра 2 поступает на входы элементов И

12-14, передавая через них содержимое регистра 1 на то табло отображения, где идет визуальный контроль ответов обучаемого.

Параллельно с описанным выше процессом адресации ответов на выделенное табло обучаемого решается задача формирования контрольного файла данных, позволяющего документировать весь ход контроля действия обучаемого.

С этой целью выходы дешифратора 7 и селектора 19 соединены с входами 62-64 блока 20 и на вход 63 для данного примера подаетоя высокий потенциал.

Так как в рассматриваемом случае открыт элемент И 16, то импульс с его выхода поступает через вход 56 на единичный вход триггера 88 (см. фиг.6) и устанавливает его в

° t 1 Il

Кроме того, на фиг.6 показано, что этот же импульс через элементы ИЛИ 93 и 95 поступает на нулевые входы триггеров 87 и

89, сбрасывая их (или подтверждая) в исходное состояние.

Низким потенциалом с инверсного выхода триггера 88, подаваемого через выход

85 на третий вход элемента И 16, последний запирается по третьему входу.

Наоборот, высоким потенциалом с входа 63 блока 20 будет открыта по управляющему входу группа 28 элементов И 28, через которые к входам группы 30 элементов ИЛИ будут подключены выходы соответствующего счетчика 27, находящегося в исходном состоянии.

Выходы счетчика 27, через элементы И

28 и ИЛИ 30 и выход 65 блока 20 (см, фиг.2) подключены к одному входу комбинационного сумматора 11, на другой вход которого поступает код базового адреса с выхода регистра 2.

Сумматор 11 прибавляет к базовому адресу текущий адрее — число полученных ответов от данного обучаемого (в данный момент времени оно равно нулю) и на адресных входах блоков 4 и 5, выполненных в виде

ОЗУ, устанавливается адрес ячейки памяти, куда должно быть записано сообщение.

В качестве импульса записи используется тот же импульс синхронизации с выхода элемента 25 задержки, который поступает на входы двух элементов И 10 (верхний и нижний на чертеже), à с их выхода — на входы соответствующего блока 4 или 5 памяти, 20

50

Тогда очередной импульс с выхода переполнения счетчика 27 (cM, фиг.3) проходит 55

Так как, триггер 18 находится в нулевое состояние, то высоким потенциалом с инверсного выхода триггера 18 будет открыт (верхний на чертеже} элемент И 10 и импульс записи поступит только на вход записи блока 4.

Необходимость двух блоков памяти 4 и

5 обусловлена тем, что после заполнения соответствующих областей памяти один из них отключается от режима записи ответов обучаемых и переходит в режим считывания файла данных, а другой, наоборот, из оежима считывания переходит в режим записи, Задача управления работой блоков 4 и

5 реализуется мультиплексорами 21, 22, Адрес ячейки записи, сформированный сумматором 11 описанным выше образом, поступает на одни входы 68 и 75 мультиплексоров 21 ° 22, а адрес ячейки считывания — на их другие входы 69, 76. Подключение блоков

4 и 5 к цепям записи и считывания информации осуществляется с помощью элементов И 32, 33, ИЛИ 35 блока 21 и элементов

И 36, 37, ИЛИ 39, управляемых потенциалами с прямого и инверсного выходов триггера 18, В рассматриваемом примере на адресный вход блока 4 с выхода 73 поступает код адреса с выхода сумматора 11, Так на входы элементов И 32 подается разрешающий потенциал. Элементы И 33 по одному входу блокированы низким потенциалом с прямого выхода триггера 18 (вход 70 блока 21), Заперт будет и элемент И 34 тем же отрицательным потенциалом, В то же время у мультиплексора 22 элементы И 36 будут блокированы низким потенциалом с прямого выхода триггера 18; а элементы И 37, на входы которых с входа 76 поступает код адреса считывания с блока 23, будут открыты высоким потенциалом с инверсного выхода триггера 18. Этим же потенциалом будет открыт элемент И 38, через который на вход управления считывания блока 5 поступают импульсы с выхода блока 23.

Таким образом, блок 4 будет находиться в режиме записи данных, а блок 5 — в режиме считывания данных до тех пор, пока любой из счетчиков 27 (числа ответов) не за .1ксирует заполнение блока 4 данными с соответствующим идентификационным признаком, через элемент ИЛИ 31 на вход 66 блока 20 и затем поступает на счетный вход триггера

18, который, переходя в противоположное состояние, переводит блок 4 в режим считывания, а блок 5 — в режим записи.

Установка всех счетчиков 27 в исходное состояние осуществляется тем же импульсом с выхода 66 блока 20, Управление считыванием информации из соответствующего блока 4 и 5 осуществляется блоком 23, для чего на его вход 47 дается адрес считывания, а на вход 48— импульс считывания.

По сигналу с входа 48 код адреса с входа

47 записывается в счетчик 40 и по кодовым шинам с выхода 81 (см. фиг.6) поступает на входы 69 и 76 мультиплексоров 21 и 22, Кроме того, тот же импульс с входа 48 проходит на вход элемента 43, где задерживается на время занесения кода в счетчик

40, и на единичный вход триггера 41, переводя его в единичное состояние и выдавая тем самым высокий потенциал на выход 83, После задержки на время занесения кода в счетчик 40 и срабатывания триггера 41 на выходе 82 появляется импульс считывания, который через входы 71 и 79 поступает на входы считывания мультиплексоров 21, 22.

Как только адреса ячеек памяти по выбранному идентификационному признаку будут просмотрены, счетчик 40 (см, фиг,6) переполняется и на его выходе переполнения появляется импульс, который возвращает триггер 41 в исходное состояние и с выхода 83 снимается разрешаюший потенциал.

Изобретение существенно расширяет функциональные возможности устройства, позволив не только визуально проконтролировать действия обучаемого, но и получить детальное описание всех его действий в процессе контроля знаний.

Формула изобретения

Устройство для контроля знаний обучаемых, содержащее первый регистр, информационный вход и синхровход которого являются инфорMàöèoííым входом и первым синхровходом устройства соответственно, первый элемент задержки, вход которого соединен с выходом первого элемента ИЛИ, а выход. — с входом второго элемента ИЛИ и синхровходом второго регистра, информационный вход которого подключен к выходу первого блока памяти, а один выход — к входу первого дешифратора,выходы которого соединены с первыми входами соответствующих элементов И первой группы, вторые входы которых подключены к одним входам первого и второго элементов И и к выходу второго элемента задерж. и, вход которого соединен с выходом второго элемента ИЛИ, другие входы первого и второго элементов И подключены к нулевому и единичному выходам триггера

1679523 соответственно, сумматор и третий элемент задержки, вход которого соединен с синхровходом первого регистра, причем выходы элементов И первой группы являются соответствующими информационными выходами группы устройства, о т л и ч а ю щ е е с я тем, что, с целью расширения дидактических возможностей устройства, в него введены второй дешифратор, вход которого соединен с первым выходом первого регистра, элементы И второй группы, первые входы которых подключены к соответствующим выходам второго дешифратора, вторые входы — к выходу третьего элемента задержки, а выходы — к соответствующим входам первых блока памяти и элемента NflM, селектор адреса, информационные входы и выходы первой группы которого соединены соответственно с выходами и с третьими входами соответствующих элементов И второА руппы, а синхровход — c Bb""ходом Tp8iber0 элемента задержки, блок формирования адреса, синхровходы которого подключены к соответствующим выходам второго дешифратора, информационные входы — к соответствующим выходам второй группы селектора адреса и к соответствующим входам группы второго элемента ИЛИ, синхровыход — к счетному входу триггера и является синхровыходом устройства, а и формационный выход — к одному входус,умматора, другой вход которого соединен с соответствующим

5 выходом второго регистра, блок синхронизации, информационный вход и синхровход которого являются адресным входом и вторым синхровходом устройства coQTBGTGTвенно, первый и второй мультиплексоры, 10 первые информационные и первые и вторые синхровходы которых подключены к соответствующим выходам блока синхронизации, первые и вторые управляющие входы— к нулевому и единичному выходам триггера

15 соответственно, а вторые информационные входы — к выходу сумматора, и второй и третий блоки памяти, информационные и адресные входы, входы записи и считывания которых соединены с вторым выходом

20 первого регистра и третьими входами элементов И первой группы, информационными выходами первого и второго мультиплексоров соответственно, выходами соответственно первого и второго элементов И и синхровыходами

25 первого и второго мультиплексоров соответственно, а выходы второго и третьего блоков памяти являются соответственно первым и вторым информационными выходами устройства.

1679523

1679523

ФО2. 4

1679523

Составитель А.Карлов

Редактор Т.Иванова Техред М,Моргентал Корректор M.Màêñèìèøèíåö

Заказ 3217 Тираж 275 Подписное

ВЙИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101