Вычислительное устройство

Вычислительное устройство

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике. Вычислительное устройство может быть использовано в автоматизированных устройствах обработки числовой информации , в измерительных приборах дискретного типа. Цель изобретения состоит в повышении быстродействия, Устройство содержит определенным образом соединенные регистр 1, пять счетчиков 2. 3, 6, 7, 8, распределитель импульсов 10. шесть дешифраторо 9, 11-15, схему сравнения 16 и четыре элемента ИЛИ 17-20. Указанная совокупность элементов обеспечивает повышение быстродействия в режимах умножения и деления за счет обеспечения возможности параллельной обработки старших и младших разрядов одного из операндов . Кроме того, в режиме деления обеспечивается дополнительный выигрыш в быстродействии за счет исключения из вычислительного процесса тактов, затрачиваемых на обнуление счетчика делимого, когда остаток делимого становится меньше делителя , 1 ил. Ј О 00 Os 00 ел HJ

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (я)з 6 06 F 7/52

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР,.„. 1

1

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ теля. 1 ил. (21) 4773084/24 (22) 13,11.89 (46) 23.10,91. Бюл. t4 39 (72) Н.А. Авагимов, В.Н. Коновалов, В.П. Кубышкин и А.В. Кузнецов (53) 681.325 (088.8) (56) Авторское свидетельство СССР

М 826343, кл. G 06 F 7/52, 1979, Авторское свидетельство СССР

ЬЬ 742928, кл. G 06 F 7/38, 1976. (54) ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО (57) Изобретение относится к вычислительной технике. Вычислительное устройство может быть использовано в автоматизированных устройствах обработки числовой информации, в измерительных приборах дискретного типа. Цель изобретения состо„„5U„„1686435 А1 ит в повышении быстродействия, Устройство содержит определенным образом соединенные регистр 1, пять счетчиков 2, 3, 6, 7, 8, распределитель импульсов 10, шесть дешифраторор 9, 11-15, схему сравнения 16 и четыре элемента ИЛИ 17-20. Указанная совокупность элементов обеспечивает повышение быстродействия в режимах умножения и деления за счет обеспечения возможности параллельной обработки старших и младших разрядов одного из операндов. Кроме того, в режиме деления обеспечивается дополнительный выигрыш в быстродействии за счет исключения из вычислительного процесса тактов, затрачиваемых на обнуление счетчика делимого, когда остаток делимого становится меньше делиИзобретение относится к вычислительной технике и может быть использовано в автоматизированных устройствах обработки числовой информации, а также в измерительных приборах дискретного типа, Целью изобретения является повышение быстродействия, На чертеже приведена структурная схема устройства.

Устройство содержит регистр 1, первой

2 и второй 3 счетчики, коммутаторы 4 и 5, четвертый 6, пятый 7 и третий 8 счетчики, четвертый дешифратор 9, распределитель

10 импульсов, первый — шестой дешифратары 11-15, схему 16 сравнения, третий — четвертый элементы 17-20 ИЛИ, Устройство работает следующим образом.

В режиме умножения в исходном састаянии множимое записано в регистр, а его старшие и младшие разряды находятся в счетчиках 2 и 3 соответственно, множитель — в счетчике 8. Счетчики 6 и 7 обнулены. При поступлении первого тактового импульса содержимое счетчиков 2 и 3 уменьшается, а

20 счетчиков 7 и 6 увеличивается на единицу.

Этот процесс повторяется до обнуления одного из счетчиков 2 или 3. Если первым обнулился счетчик 2, то сигналом с выхода дешифратора 11 через элемент ИЛИ 20 за- 30 ( пирается коммутатор 5, запрещая тем самым подачутактовых импульсов на счетчики

2 и 6. Если первым обнуляется счетчик 3, то сигналом с дешифратсра 12 через элемент

ИЛИ 20 запирается коммутатор 5. заг1рещая 35 поступление тактовых импульсов на входы счетчиков 2 и 6. Следующим тактовым импульсом через коммутатор 4 содержимое счетчика 3 уменьшается на единицу и сигналом с выхода переноса через элемент ИЛИ 40 уменьшает на единицу содержимое счетчика 2, осуществляя тем самым заем единицы, Процесс повторяется до обнуления счетчиков 2 и 3. При этом сигналами с дешифраторов 11 и 12 срабатывает дешифратор 13, 45 запрещая поступление тактовых импульсов через коммутатор 4 на входы счетчиков 3 и

7. Этот же сигнал разрешает перепись из регистра соответствующих разрядов множимого в счетчики 2 и 3, при этом содержи- 50 мое счетчика 8 уменьшается на единицу.

При заполнении счетчика 7 сигналом с дешифратора 15 через элемент ИЛИ 17 запирается коммутатор 5, прекращая подачу тактовых импульсов на счетчики 2 и 6. При 55 поступлении следующего тактового импул ьса сигнал переполнения с соответству ащего выхода счетчика 7 через элемент ИЛИ 18 увеличивает содержимое счетчика 6 на единицу. Описанный процесс повторяется до обнуления счетчика 8, после чего сигналом с выхода дешифратора 9 на распределитель

10 подается сигнал, запрещающий выдачу тактовых импульсов на выход распределителя 10, В результате содержимое счетчиков

6 и 7 оказывается равным искомому произведению. В режиме деления делитель находится в регистре 1, а старшие и младшие разряды ега — в счетчиках 2 и 3 соответственно, Старшие и младшие разряды делимого находятся соответственно в счетчиках

6 и 7, Счетчик 8 обнулен. При поступлении тактовых импульсов содержимое счетчиков

2, 3, 6 и 7 уменьшается на единицу. Функционирование счетчиков 2 и 3 аналогично режиму умножения, При обнулении счетчика 6 сигналом с дешифратора 14 через элемент

ИЛИ 17 запирается коммутатор 5, запрещая подачу тактовых импульсов на счетчики 2 и

6. Если первым обнулился счетчик 7, то через дешифратор 15, элемент ИЛИ 17, запирается коммутатор 5 и следующий тактовый импульс формирует сигнал переполнения на соответствующем выходе счетчика 7, который через элемент ИЛИ 18 уменьшает содержимое счетчика 6 на единицу, осуществляя тем самым заем. Процесс повторяется до тех пор, пока содержимое счетчиков 6 и 7 не станет меньше делителя, а чем свидетельствует появление сигнала на соответствующем выходе схемы сравнения, Этим сигналом распределитель импульсов запирается, подача тактовых импульсов прекращается, В результате содержимое счетчика

8 соответствует искомому частному с точностью на единицу меньшей величины делителя.

Формула изобретения

Вычислительное устройство, содержащее регистр, пять счетчиков, три дешифратора, схему сравнения, распределитель импульсов, два коммутатора и первый элемент ИЛИ, причем выходы старших и младших разрядов регистра соединены с информационными входами первого и второго счетчиков соответственно, выходы разрядов которых соединены с входами первого и второго дешифратаров соответственно, выходы которых соединены с первым и вторым входами соответственно третьего дешифратора, выход которого соединен со счетным входом третьего счетчика и входом разрешения считывания регистра, выходы разрядов которого соединены с первыми входами схемы сравнения, вторые входы которой соединены с выходами четвертага и пятого счетчиков, выход распределителя импульсов соединен с информационным входом первого коммутатора, выход которого соединен со счетными входами второго и

1686435

Составитель Н. Маркелова

Редактор Н. Лазаренко Техред М,Моргентал Корректор M. Максимишинец

Заказ 3598 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5

Производственно-издательский комбинат "Патент", r. Ужгород, ул,Гагарина, 101 пятого счетчиков, выход переполнения пятого счетчика соединен с первым входом первого элемента ИЛИ, выход которого соединен со счетным входом четвертого счетчика, отличающееся тем,что,сцелью 5 повышения быстродействия, устройство содержит четвертый, пятый и шестой дешифраторы и второй, третий и четвертый элементы ИЛИ, при этом выходы третьего счетчика соединены с входами четвертого 10 дешифратора, выход которого соединен с, входом запуска распределителя импульсов, вход останова которого соединен с выходом схемы сравнения, выход третьего дешифратора соединен с управляющим входом пер- 15 вого коммутатора, информационный вход которого соединен с информационным входом второго коммутатора. выход которого соедйнен с вторым входом первого элемента ИЛИ и первым входом второго элемента ИЛИ, выход которого соединен со счетным входом первого счетчика, выход переполнения второго счетчика соединен с вторым входом второго элемента

ИЛИ, выходы разрядов четвертого и пятого счетчиков соединены с входами пятого и шестого дешифраторов соответственно, выходы которых соединены с первым и вторым входами соответственно третьего элемента

ИЛИ, выход которого соединен с первым уп равл я ющим входом второго коммутатора, второй управляющий вход которого соединен с выходом четвертого элемента ИЛИ. первый и второй входы которого соединены с выходами первого и второго дешифраторов соответственно.