Аналого-цифровой преобразователь

Аналого-цифровой преобразователь

Иллюстрации

Показать все

Реферат

 

Изобретение предназначено для осуществления экспоненциального ввода аналоговой информации в ЭВМ и может найти применение в приборостроении, управляющих и информационно-измерительных системах . Цель изобретения - повышение быстродействия преобразователя. Для этого в преобразователь содержащий компаратор 9, первый вход которого является входной шиной а второй вход соединен с выходом цифроаналогового преобразователя 8, введены дешифратор 2, счетчик 1. постоянные запоминающие устройства 3 и 4, мультиплексор 5, сумматор 6, буферный регистр 7, блок вычислений, выполненный в виде последовательно соединенных ячеек, каждая из которых имеет регистр, сумматор и триггер, причем выход счетчика 1 соединен с входом дешифратора 2 и входами постоянных запоминающих устройств 3,4, выходы постоянных запоминающих устройств 3,4 соединены с входами мультиплексора 5, выход мультиплексора 5 соединен с первым входом сумматора 6, с вторым входом которого соединен выход буферного регистра 7, выход сумматора 6 соединен с входом буферного регистра 7, вход цифроаналогового преобразователя 8 соединен с выходом буферного регистра 7 выходы дешифратора 2 соединены с входами синхронизации триггеров, входящих в блок вычислений, выход компаратора 9 соединен с входом управления мультиплексора 5 и входами данных триггеров, входящих в блок вычислений 1 ил О 00 о о ю

СОЮЗ COF3F: СКИХ

СОЦИАГ!ИСТИ !ГСКИХ

РЕСПУГ!ЛИК

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

Г10 ИЭОЬРЕТЕНИЯМ И ОТКРЫГИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4711970/24 (22) 27,06.89 (46) 23,10,91. Бюл, ¹ 39 (71) Ленинградский электротехнический институт им. В.И.Ульянова (Ленина) (72) А.В.Анисимов (53) 681.325(088.8) (56) Анисимов А.В. и др. Аналоговые и гибридные вычислительные машины, 1984. с, 75-77, рис. 2,51, Авторское свидетельство СССР

N 1520659, заявка ¹ 4403375/24, кл. Н 03 М 1/46, 1988. (54) АНАЛОГО-ЦИФРОВОЙ ПРЕОБРАЗОВАТЕЛЬ (57) Изобретение предназначено для осуществления экспоненциального ввода аналоговой информации в ЭВМ и может найти применение в приборостроении, управляющих и информационно-измерительных системах. Цель изобретения — повышение быстродействия преобразователя. Для этого в преобразователь содержащий компаратор 9, первый вход которого является входной шиной. а второй вход соединен с

Изобретение предназначено для использования в приборостроении, управляющих и информационно-измерительных системах.

Цель изобретения — повышение быстродействия преобразователя.

На чертеже представлена блок-схема предлагаемого преобразователя.

Преобразователь содержит счетчик 1, дешифратор 2, постоянные запоминающие устройства 3 и 4, мультиплексор 5. сумматор

„„SU ÄÄ 1686697 А1 выходам цифроаналогового преобразователя 8, введены дешифратор 2, счетчик 1, постоянные запоминающие устройства 3 и 4, мультиплексор 5, сумматор 6, буферный регистр 7, блок вычислений, выполненный в виде последовательно соединенных ячеек, каждая из которых имеет регистр, сумматор и триггер, причем выход счетчика 1 соединен с входом дешифратора 2 и входами постоянных запоминающих устройств 3,4, выходы постоянных запоминающих устройств 3,4 соединены с входами мультиплексора 5, выход мультиплексора 5 соединен с первым входом сумматора 6, с вторым входом которого соединен выход буферного регистра 7, выход сумматора 6 соединен с входом буферного регистра 7, вход цифроаналогового преобразователя 8 соединен с выходом буферного регистра 7. выходы дешифратора 2 соединены с входами синхронизации триггеров, входящих в блок вычислений, выход компаратора 9 соединен с входом управления мультиплексора 5 и входами данных триггеров, входящих в блок вычислений. 1 ил.

6, буферный регистр 7, цифроаналоговый преобразователь 8, компаратор 9, блок вычислений, выполненный на счетных ячейках, каждая из которых содержит регистр

10, сумматор 11. триггер 12.

Преобразователь работает следующим образом.

В основе вычислений по методу "цифра за цифрой" лежит поразрядная процедура, состоящая из первого и второго этапов преобразователей. В результате выполнения

1686697 этапа первого производится серия сравне ний выходного сигнала цифроаналогового преобразователя 8 с входным сигналом Х, выполняемых компаратором 9, Итерационные уравнения алгоритма Волдера при вычислении последовательности значений ф имеют следующий вид

9+1 = Й- In (1 + 2 )

sIgn (i = sign 6, где I = 1,1,2,2,3,3,..., n - 1, n - 1, ф (— 1,+1) при начальном условии 0) = X.

В устройстве каноническая форма итерационных уравнений преобразуется к следующему эквивалентному виду

9+> = Х вЂ” g In (1 + (ко) х (У =

„,-кО) где KQ) =.(1.1,2.2.3.3,.... и — 1, и — 1 j

Перенумерация в рекуррентных соотношениях и переход от индекса i к индексу J необходим для конвейерной организации второго этапа, так как в конвейере неудобно организовывать повторные итерации с каждой эталонной константой, предусматриваемые при использовании рекуррентных соотношений Волдера для вычисления функции экспоненты. Порядковый номер J — это код счетчика 1, а переменная K(J) — это значения I, используемые в рекуррентных соотношениях Волдера. Переход от I к J реализуется дублированием констант In (1+2 ) и In (1-2 ) в двух соседних словах постоянных запоминающих устройств 3 и 4.

Дублирование констант обеспечивает аппаратное выполнение повторных шагов. Реализация вычитания, предусматриваемая первым этапом, может быть реализована двумя эквивалентными способами — путем реализации сумматора 6 по схеме вычигателя и путем хранения в постоянных запоминающих устройствах 3 и 4 дополнительных кодов эталонных констант, взятых со знаком минус. Для определенности в устройстве предусматривается замена вычитания сложением с дополнительным кодом отрицательного числа. Значения ф, представляющие собой результат выполнения первого этапа преобразования, снимаются с выхода компаратора 9 в закодированной форме, так как переменная (i означает в устройстве режим сложение/вычитание сумматоров 11 блока вычислений, В связи с этим триггеры

12 настраивают сумматоры 11 на режимы, приводящие к введению во второй этап вычисления коэффициентов, принимающих значения (+I,-I). При поступлении входного сигнала на вход компаратора 9 происходит сравнение этого сигнала с результатом де40

5

35 кодирования на цифроаналоговом преобразователе кода регистра 7, представляющего собой результат гуммирования сумматором

6 начального значения кода регистра 7 со значением эталонной константы, подаваемой через мул ьтиплексор 5. Эталон н ые константы размещаются в постоянных запоминающих устройствах 3 и 4 и имеют вид In (1 + (i 2 ). Результат сравнения с первой эталонной константой фиксируется в триггере 12 первой ячейки блока вычислений, после чего инкрементируется код в счетчике 1 и производится подача в устройство следующей эталонной константы. Однако на втором такте преобразования используются те же самые эталонные константы в связи с тем. что в рекуррентных соотношениях необходимо делать повторные итерационные шаги, т.е. задавать значения i следующим образом:

i =1,1,2,2,3,3„., n -1, и -1, что достигается дублированием констант в постоянных запоминающих устройствах 3 и

4. Результат второго такта сравнения фиксируется в триггере 12 следующей ячейки, выбор которого осуществляется по сигналу дешифратора 2 и т.д, Таким образом, за N тактов, синхронизируемых синхросерией С, формируется последовательность значений ф в триггерах 12. Второй этап запускается по сигналу н,у, 2 и обеспечивается конвейером, в каждом ярусе которого вычисляется рекуррентное соотношение

Х,-1=- Xi+(i 2 Хь где X> = 1.

Вычисления в конвейереобеспечиваются соединением элементов блока вычислений между собой. Таким образом, первый выход 1-го регистра 10 соединен с одноименными разрядами первого входа 1-го сумматора 11, а второй выход регистра 10— это те же разряды, но соединяемые со сдвигом, т,е. сдвиг при 1=1 означает, что первый разряд выхода соединяется с вторым разрядом входа и т.д„сдвиг при i=2 означает. что первый разряд выхода соединяется с третьим разрядом входа и т.д., сдвиг при i=3 означает, что первый разряд выхода соединяется с четвертым разрядом входа и т,д, Таким образом и обеспечивается аппаратный (монтажный, схемный) сдвиг, Режим сложение/вычитание в сумматоре 11 задается триггером 12, Работа конвейера не нуждается в управлении и синхронизации и обеспечивает вычисление значения экспоненты по серии (I за минимально возможное время — т.е, время срабатывания отдельных элементов конвейера, ну.

ы.х

Составитель B. Махнанов

Редактор Т, Шагова Техред M. Ìoðãåíòàë Корректор М, Демчик

Заказ 3611 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб„4/5

Производственно-издательский комбмнат "Патент", r. Ужгород, ул,Гагарина, 101

Формула иэобре гения

Аналого-цифровой преобразователь, содержащий компаратор, первый вход которого является входной шиной, второй вход соединен с выходами цифроаналогового 5 преобразователя, вход которого подключен к выходу регистра и объединен,с первым входом сумматора, выход которого соединен с информационным входом регистра, а второй вход сумматора подключен к выходу 10 мультиплексора, управляющий вход которого соединен с выходом компаратора, а первый и второй информационные входы подключены к выходам соответствующих первого и второго постоянных запоминаю- 15 щих устройств, входы которых объединены с входом дешифратора и подключены к выходу счетчика, вход обнуления которого объединен с входом обнуления регистра и является шиной первой начальной установ- 20 ки, а вход счета является тактирующей шиной, блок вычислений, выход которого является выходной шиной, а вход соединен с выходом компаратора, о т л и ч а ю щ и йс я тем, что, с целью повышения быстродействия преобразователя, в нем блок вычислений выполнен в виде последовательно соединенных счетных ячеек, каждая иэ которых содержит триггер, регистр и сумматор, вход установки режима суммирования, вычитания которого соединен с выходом триггера, а первый и второй информационные входы соединены с соответствук>щим выходами регистра, причем входы начальной установки регистров счетных ячеек обьединены и являются второй шиной начальной установки, выход сумматора является выходом счетной ячейки, входы синхронизации триггеров счетных ячеек соединены с соответствующим выходами дешифратора, информационные входы объединены и являются входом блока вычислений, вход записи регистра является тактирующей шиной, а выходом блока вычислений является выход сумматора последней счетной ячейки,