1688238 - Устройство для умножения

Устройство для умножения

Иллюстрации

Показать все

Реферат

Изобретение относится к цифровой вычислительной технике и предназначено для использования в универсальных и специализированных цифровых вычислительных устройствах. Цель изобретения - повышение достоверности работы устройства. Устройство содержит матрицу 1 одноразрядных сумматоров , первый установочный вход 2, матрицу 3 элементов И, вход 4 блокировки , входы 5, 6 множимого и множителя , тактовый вход 7, второй установочный вход 3, выходы 9, Ю результата и переноса, входы 11, 12 установки результата и переноса, 15 ил., 2 табл.

СОЮЗ СОВЕТСНИХ

РЕСПУБЛИК рц G 06 Г 7/52 11/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

H АВТОРСКОМ Ф СВИДЕТЕЛЬСТВУ

Устройство (фиг.1) содержит мат- С рицу 1 одноразрядных сумматоров, первый установочный вход 2, матрицу 3 элементов И, вход 4 блокировки, вход

5 множимого, вход 6 множителя, тактовый вход 7 второй установочный вход ©Ъ о, выход 9 результата, выход 10 пере- Р0 носа, вход 11 установки результата, Я) вход 12 установки переноса. Я

Одноразрядные сумматоры матрицы (ф

-1 (фиг.2, 3) содержат граппу 13 3Jle- QQ ментов НЕ, элемент задержки 14, группу,,15 элементов И, группу 16 элементов .ИЛИ, информационные входы 17-19, тактовый вход 20 и вход 21 блокировки, выходы 22, 23 суммы и переноса, входы

24, 25 установки суммы и переноса, установочные входы 26, 27.

ГОСУДАРСТВЕННЫЙ НОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ ГННТ СССР

1 (21) 4689494/24 (22) 11.05.89 (46) 30.10.91. Бюл. Н 40 (71) Ха рьковс кий а втомобил ьно-дорожный институт им. Комсомола Украины (72) В. В.Яатилло, С. Н. Прохоров и Jl.Ñ.ßBèö (53) 68 1.3(088.8) (56) Авторское свидетельство СССР

И 4156064, кл. С 06 Г 7/52, 1984, Авторское свидетельство СССР

Г 1501045, кл. G 06 F 7/52, 1987. (54) УстР04стВО ЦлЯ УинюжениЯ (57) Изобретение относится к цифроИзобретение относится к цифровой вычислительной технике и предназначено для испол ьзова ния в уни версальных и специализированных цифровых вычислит ел ьнык уст ройст вах.

Целью изобретения является повышение достоверности работы устройства.

На фиг. 1 приведена функциональная схема устройства, на .фиг. 2 - функциональная схема одноразрядного сум" матора К-й строки матрицы (1сКàcm-1, где m вЂ” разрядность множителя); на фиг. 3 вЂ” функциональная схема одноразрядного сумматора последней строки матрицы; на фиг.4, 5 вЂ” временные диаграммы работы устройства в режиме вычислений и в подготовительном режиме соответственно, на фиг.6-12 показа ны принципы лакали эа ции неисправного функционального узла, на фиг.1315 - расположение рабочей и нерабочей эон в матрице устройства, „Я0„„1688238 А 1

2 вой вычислительной технике и предназначено для использования в универсальных и специализированных цифровых вычислительных устройствах. Цель изобретения - повышение достоверности работы устройства. Устройство содержит матрицу 1 одноразрядных сумматоров, первый установочный вход 2, матрицу 3 элементов И, вход 4 блокировки, входы 5, 6 множимого и множителя, тактовый вход 7, второй устано-, вочный вход О, выходы 9, 10 результата и переноса, входы 11 12 установки результата и переноса, 15 ил., 2 табл.

Устройство. может работать в двух режимах: подготовительном и вычислит ел ьном.

1688238

S(t+1) = ((аЬс i abc:. -c аЬс c. abc. )y

+ S(t)y)zdcd>, P(t+1) = ((аЬ -:-Ьс +л..) у +

Р(с)у) ад,й>

40 (2) В уравнениях (1) и (2) а,Ь,О сигналы на информационных входах одноразрядных сумматоров, B(t), P(t) вЂ” сиг налы на выходах 50

22,23 суммы и переноса одноразрядно(-о сумматора в момент времевЂ”

HH у вЂ” си г нал на тактовом 55 входе 20 одноразряд-ного с !HMBTopd

z вЂ” сиг- ал на входе 21

В подготовител(:,ном рен<иие произво. дится тестирование устройства для умножения и локализация неисправного функционального модуля. Полагаем, что матрица умножения содержит один неисп; равный функциснальнь и модуль (пол функционал ь ным модулем уст рОист ва для умножения понимается элемент И матриць(3, либо однора зря дный сумматор мат ри - 10 ць) 1).

Ра сс мот ри м работ у ус т ройст ва для умножения в режиме вычислений.

Режим вычислений в зависимости от того, содержит устройство умножения неисправный функциональный модуль или нет, подразделяется на подрежимы вычислений при наличии неисправного функционального модуля и без него„

Работа устройства в этих двух подрежи 20 мах отличается только положением раоочей зоны (т.е. области устройства, в которой проводятся вычисления), и нерабочей эоны (т„"-:,. области устройства, в которой вычисления не прово- 25 дятся (см.фиг. 1) 1 1) .

Одноразрядньк сумматоры рядов, кроме последнего„описываются системой уравнений

S(e+I) = f(abt + аЬс - аЬс аЬс)у

Ь(С) ° yj z

P(t+I) = ((ab +bc + ас)у + (1)

y(t)yJ z

Одноразрядные с.) мматоры последнего ряда устройства описываются систе-" мой уравнений: блокировки одноразрядного сумматора, d g вЂ” сигналы на входах

26, 27 одноразрядных сумматоров последнего ряда (сброс), Как видно из (1) и (2}, подачей сигналов "0" на входы блокировки 4.1вЂ”

4 ° N устройства можно блокировать выходы одноразрядных сумматоров соответствующих столбцов, запрещая тем самым вычисления на этих столбцах устройства для умножения, Рабочая и нерабочая зоны определяются значениями логических величин на соответствующих входах блокировки

4.1-4,N. На входы блокировки рабочей

3Оны ПОДаются сигналы 1 > HB Входы блокировки нерабочей эоны вЂ” сигналы

"Опа 8 подрежиме вычислений беэ неисправного функционального модуля положение рабочей и нерабочей эон произвольно (например, как на фиг,13) .

B подрежиме вычислений при наличии неисправного функционального модуля нераоочая эона совмещается с областью устройства, в которой локализован неисправный функциональный модул ь (фиг, 15), посредст вом подачи сигналов 1 0" на соответствующие входы 4 блокировки. Рабочая зона устанавливается в области устройства ддя умножения, не содержащей неиспра вности, посредством подачи на соответствующие входы 4 блокировки сигналов "1". Как было сказано, подача сигналов "0" на входы 4 блокиров ки блоки рует" выходы однора з ряд-. ных сумматоров нерабочей зоны. Вычисления производятся в рабочей зоне и в обоих подрежимах режима вычислений проходят аналогично. Возможные положения рабочей и нерабочей эон показаны на фиг.13-15.

Расс мот рим работ у ус т рой ст ва для умножения в подрежиме вычислений беэ неисправного функционал ьногG модуля.

Пусть положение рабочей и нерабочей эон такое, как показано на фиг,14, 8 этом случае на входы 4.1-4ап устройства подаются сигналы "1", на входы 4,п+1-4.N устройства подаются (> с и г на л ы . 0

Процесс вычисления будет проходить в рабочей зоне матрицы, В исходном состоянии на входах 7,1, 7,2...

7,та„2> 8 установлены сигналы "1"

1688 23о (см.фиг.4, m = 3) . Перед началом вы- печивающий запоминание информации, числений на входы 2, 8 подается отри- устанавливающейся на яыходх прнпраз цательный импульс "Сброс" длитель" рядных сумматоров 2 ° 1-2,п матрицы ностью с с . Импульс "Сброс" сбрасы- с и запрещающий обработку сигналов, Ко вает в нулевое состояние выходы сумм торые буду т появляться на их информай переносов одноразрядных суммато- ионных вхо ах. Аналогично процесс ров m,1-m.n- матрицы 1 ° вычисления продолжается до m-го ряда, Устройство для умножения работает Разряд Ьт множителя В подается на в конвейерном режиме, Процесс вычис- 10 вход 6.ш к мом y л с лений начинается с подачи на входы момент времени (t >« +(m-1) сллакс-t,) вхо 7.m по ается сигнал 0", разного множимого А и младшего разряда решающий вычисления íà m-и ряду. В

M-разрядного множителя В на вход 6,1; момент времени,дакси+ ш ". л ак момент подачи совпадает с задним 1 вход 7(m-1) подается сигнал "1", фронтом импульса рос

"Сб " этот момент обес печи ва ющи и за поми на ние и нформавремени полагаем началом отсчета. ции, установив новившейся на выходах одноСпустя время Т = л„акс- t< на вход разрядных умм р с мато ов (m-1).1-(m вЂ” 1) .и

7.1 подается сигнал "0", разрешающий матрицы 1, и запрещающий ооработку суммирование на одноразрядных сумма- сигналов, р уду

20 кото ые б т появляться на торах 1. 1-1. и матрицы ллаквЂ”

1 (t вЂ” мак- их информационных входах. Далее просимальное время задержки сигнала в цесс в |ч есс вычисления продолжается ци клилогическом элемента И, t - суммар- ческ . По д е ки Пока и ет вычисление на m-м ное максимальное время задержки сиг- ряду, на пеРво р яу д е вом я и ет подготовка

, в элементах задержки 1 и НЕ к вычислению. К м у

I 25

К омент m c на нала в я В мно13 (см.фиг.2, Фиг.3), t = + ллакс Hf вход 6.1 подается разряд <,, Ь вЂ” время задержки сигнала в эле- жителя B. менте задержки 14. Через время t ° + с,ак вычисления в первом ряду закан- на вход 7.1 подается сигнал "О", разчиваются, и на вход 7. о

7 1 подается сиг- ЗО решающий вычисление на первом ряду, + mс л нал "1", обеспечивающий запоминание а в момент тмакс и . л,а на вход информа ции, уста нови вшеися на выходах 7, m пода

7 по ается сигнал "1", обеспечиваюодноразрядных сумматоров сумматоров 1.1-1,п мат- щий запоминание информации, установиврицы 1, и запрещающий обработку сиг- шейся на выходах одноразрядных сумманалов, которые будут появляться на их 35 торо в m. 1-m.n матрицы l, и запрещаюинформационных входах (t акс- мак (вЂ” макси- щий обработку сигналов, которые будут мальное время прохождения сигналов появляться на их ф р ц инфо ма ионных вхоах. Далее процесс вычисления пров одноразрядном сумматоре от входов дах. Д должается аналогично °

Ранее, когда проходили вычисления 40 После подачи всех ра сех М азрядов мно" жителя В на входах 6 ° 1-6.m устанав- на первом ряду устройства, на втором

Р Д я у проходила подготовка к вычисле- ливают я с сигналы "0" а процесс Вынт в емени 2 на вхо- числения продолжается, пока разр д нт в емени о на в -,, я ы ниям. К моменту времени о ма на в

С - С не установятся е 6.2 установился второй разряд Ва результата и - а1 не установятся де о. у множителя B. В момент времени (t<+

+Ф + t )на вход 7.2 был подан сиг- ройства (в двухрядном коде). младшие

+ дюллака + Нд ВХОД . Ь нал "5" разрешающий вычисления на разр д р у я ы ез льтата С - С не выI втором ряду устройства. водятся.

i м Отказоустойчивость устройства обеспечивается за счет периорического тести РОва ния локали за ции неиспра ВнО» го овка к выч сле ю. Третий р Ряд

R множителя В уста на вли ва ется к моест ь, и ре конфи гура ции уст ройст ва для менту 2ь ллаKc, В момент времени макс и ма кс ий вы- Работа устройства в подготовиается сигнал "0, разрешающий выт аботы д я ст ойства. тельном режиме отличается от р числения на третьем ряду устроис в то В ИСХОД» в режиме вычисления тем, что в

В момент врем (ма кс+ мокс к всех входах блокисигнал "1" обес- ном состоянии на всех вход на вход 7.2 подается сигнал

1688238

РОВКИ А, 1 -4.N Ь С1аНОВЛЕНЫ СИГНаЛЫ н1! Ф, на входы установки 11. 1-11,И, 12.1вЂ”

12.N поданы соответствующие разряды первого и второго установочного тесто-вОГО Операнда, 11JlMT(.".Il ьнОст ь t(g установочного импульса на входах 11 и 12:

t) ) (=)

Этот импульс устанавливает на выходах суммы и переноса одноразрядных сумматоров 4п.N m,1 - матрицы 1 сигналы, соответствующие разрядам первого и второго установочных тестовых операндов соответственно., Затем ocущест- 15 вляется подача тестовь>х значений первого операнда," (множимого) и второт го операнда В (множителя) аналогично тому, как это осуществлялось в режиме вычисления. 20

Период управпяющих сигналов Тг (фиг.5} в подготовительном режиме определяется временем Т, необходимым для анализа тестовых îiкликов (B,двухрядном коде) с соответ4:твующих выходов S

9. 1-9.N, 10. 1-10.N одноразрядных сумматоров m-го ряда матрицы 1 после каждых m циклов работы. Необходимо, чтобы TT4>= Тв, г4е Т»п - част ь Тт, во время которой одноразрядный có>4èàòop ЗО

"запоминает" значение .-Id своих выхоДах (фиг.5). Считаем, ->то T, = g Тг, Где 4 соот ветст вуе1- кОэффи ци енту уменьшения тактовой опорной частоть „ используемой при формировании управляющих сигналов. ,япя локализации неисправного функционального модуля (Олноразрялнс>го сумматора матрицы 1 или элемента И матрицы 3) осуществляется тестирование устройства за счет начальной установки (установочных тестовых Операндов) и подачи таких эначени.I входных тестовых операндов А» и 8 . что на каждый одноразрядный сумматор матрицы 1 и элемент И матрицы 3 в f>poqecce тесто= вого вычисления поступают все входвЂ”, ные тестовые наборь,. При этом тестовые операнды подоираются так, что

"кар ина" распределения входных тестовых наборов в устройстве для умножения IIOBTopReTcR в каждом р ì столбце (р = 2 в йримере таб..>ицы 2), что ооес печи вает идентичност ь Tec TQBI Ix откликов ячеек каждогo р-го столбца „ ,т.е. при Р =- 2 все ячейки, стоящие на четных (нечетных) гозициях в рядах устрОЙства для +III40>44eHия в процеcсе тестирс>вания имеют одинаковые тестовые о>клики (выходы суммы и переноса) .

Есг>и предположить, что в устройстве для умножения есть один неисправный функциональный модуль, то в результате его неисправности возникает ошибка в тестовом вычислении,,которая íà m тактов работы может вызвать групповую ошибку и изменить выходы суммы и переноса m ячеек в последнем ряду устройства, доступном для наблюдения„ нарушив идентичность соответствующих откликов, Тогда, если организовать сравнение тестовых откликов по р идентичным группам„ то число неверных тестовых откликов будет меньше числа верных внутри идентичной группы (полагаем, что N >) m для большинства практических реализаций), что позволяет локализовать неверные тестовые от кли ки внут ри идентичной группы через голосование., Локализовав неверные тестовые отклики, можно с точностью в худшем случае до п> позиций столбца ollpe+ef>>4Y b локализацию неисправного функционального модуля .

Поскольку размерность матрицы устройства для умножения Ин>4>, где N = n+

+ m+ 1, где n вЂ” разрядност ь множимо-, го, то воэмо>нно выполнять вычисление в различных Областях устройcTP f>flR умножения, соответствующих различным положениям рабочей зоны, обеспечив при этом совмещение блокируемой области матрицы - нерабочей эоны размерностью (m+k) с областью локализации неисправного функционального модуля размерностью 4>4, используя при этом кольцевую структуру устройства для умножения. Таким образом, влияние неисправного функционального модуля в дальнейшем,. на вычисления в рабочей зоне нейтрализуется. При этом сооТ ветственно изменяется порядок нумерации входных (множи мого) и выходных (реэультата) шин.

"ля удобства описания принято, что элемент И матрицы 3 и одноразрядный сумматор матрицы 1 образуют ячейку умножения, Ячейка умножения является четырехвходовой, и ей соответствуют входные наборы в формате

» где а - дво>4чный разряд множи мого, Ь вЂ” множителя, с - частичного произведения, cl вЂ” переноса.

Для исчерпывающего тестирования функциональных модулей в составе ячейки умножения необходимо 10 тестовых входных наборов, которые (в фор9

168823 мате (abcdp) представлены в.табл,1 ° восемь тестовых входных наборов для исчерпывающего тестирования трехвходового одноразрядного сумматора (Т;>) и два входных тестовых набора (ТИ) из четырех, необходимых для исчерпывающего тестирования двухвходового элемента И, которые не покрываются

Т .

1О

В табл.2 приведен пример распределения входных тестовых наборов в двоичном Формате @abed ) для развернутой во времени замкнутой конвейерной матрицы (Р - 2), которая для удобства восприятия представлена в ортогональном виде °

В табл,2 каждому двоичному числу в формате (abed) соответствует десятичное число Х(7) (табл.1). Лля удобства анализа распределения входных тестовых наборов в двух столбцах табл,2 приведены также десятичные коды Х-Y тестовых входных наборов, соответствующих двум соседним столб- 25 цам. Тест включает восемь входных тестовых наборов (Т, Е табл.1), для подачи которых необходимо (для рас1 сматриваемого примера,т 13 тактов работы устройства, образующих условно, цикл ° Тест,, обеспечивая за m ци клов приложение каждого из 8 входных тестовых наборов к каждому одноразрядному сумматору, обеспечивает исчерпывающее тестирование всех одноразрядных сумматоров матрицы за m, 13 тактов работы устройства, т т т

B = К К в e ...e т.

m (4) где в = 00111001110000

К = 000 ° ..00, К = 111...11 т =

f+m m

Разрядность операнда B равна R, т где R = m.15+f, f вЂ” дополнительное число тактов, достаточное для сброса

Ат в ноль (на практике f = 0-21.

Если предположит ь, что m = 3 (Фиг,1), то после первых трех тактов работы (первый цикл) уст ройст ва для умножения с выхода одноразрядных сумматоров последнего ряда матрицы 1 снимаются разряды (в двухрядном коде)

Старшей части частичного произведе-, ния С вЂ” С (фиг. 5), анализируются ю min на идентичность внутри соответствующих групп и, если обнаружена ошибка неверный тестовый отклик (или отклики), то тестирование прерывается, и неисправный функциональный модуль ло" кализуется, соответствующие столбцы матрицы блокируются (столбец образ ется ячейками с одинаковыми порядко. выми номерами внутри ряда) °

Рассмотрим пример: N = 10, ш = 3 (фиг.6) > квадраты соответствуют ячейкам умножения, неисправен функциональный модуль в ячейке умножения первого ряда (обозначена Я ). В результате неисправности возникает об- ласть Е возможного распространения

:ошибки, которая определяет возможную групповую ошибку на входах суммы вЂ” переДля завершения тестирования элементов И необходимо дать еще два 40 входных тестовых набора (ТИ табл.1) . т пля этого разряды множимого А устанавливаются в нуль, не прерывая работы устройства, так как íà (m, 13-1)-м и (m.13-2)-м тактах работы устройства 45 разряды множителя Вт равны нулю и элементы И соответствующих рядов матрицы 3 заблокированы, что позволяет либо осуществить установку А в ноль

r за эти два такта, либо при необходимости использовать дополнительно, еще f тактов, что определяется вре- менем сброса сост ветс т ву ющего регистЧ л ра, хранящего разряды А .;атем осуществляется еще 2m тактов работы уст- 5 ройства (тест МИ), в которых на входы элементов И всех рядов матрицы 3 подаются два входных тестовых набора (в формате (abed) ) 01 вЂ” вЂ” и 00

1О которым фа ктичес ки соот ветствуют 0100, 0110. и 0010 0000 (табл, 1 2 т .

При тестировании не проверяется цепь сброса одноразрядных сумматоров матрицы последнего ряда, поэтому она дубли рует ся .

Значения установочных тестов операндов (для примера табл.2) разрядности N устанавливаются за счет подачи на входы 11 ° 1-11.N сигналов "0", на входы 12.1, 12.3, 12,5... сигналов "1", на входы 12.2, 12.4, 12,6... сигналов

"0" (реализация установки описана ранее) .

Значения всех N разрядов входного тестового операнда А1 на 1-r e13 тактах работы равны "1", на остальных "0н.Значение входного тестового операнда B

r (младшие разряды слева) представляет т -т собой конкатенацию К, К 1 и в нсса трех (m -" .3) ячеек умножения псслернего ряла матрицы.

Неисправность Функционального модуля ячейки умножения может вызвать

5 ошибку либо на выходе <-уммы, либо на выходе переноса,,либо на обоих одновременно. Если эшибка проявилась по выходу суммы, (Фиг„7), она определяетт област ь ра =прост ра не ния ошибки Е,,> > если по переносу f > (<»иг.8), то область Ег>„Заметим, что действие неис пра В нОсти Все:,"да рас прост раня ется по цепям суммы (показано сплошной пиниеЙ) у лн>60 В э гОЙ же пози ции при Е (! 5 либо в слелующей, при ЕР„обеспечивая наблюдаемость на выходах ячеек умножения последне;-о ряда.

Тестовые от клики я чее к на чет ных (1,) и нечетных (1„) позициях ячеек умножения последне;-о ряда идентичны, в соответствии с табл,2. Тогда срав=

> ним 1, - 1 между собой, определим, что 1 и 1 1 ОшибОчны ) и q сраВнивая че е

1 вЂ” 1;", определим„ч> о ошибочен 1> (в общем случае) . Та ким образом, гoлосованием в 1-" и 2-й группах иденТИ ЧНЬ!Х ОТ КЛИ КОВ (С ООТВ&ТСТ ВУЮТ ЧЕТ " ным и нечетным г>озициям) ог>ределяютcR ошибочные отклики. Теперь рассмот"- щ рим этот пример,, предголожив, что на одном из циклов тестирования обнар jжилось три (фиг,э) .. Два (фиг.10) „ или ди (фи г. ) ошибочных от кли ков, что включает в себя вс=" возможные случаи. На фиг.9 при сшибочных откли.вЂ” ZC В ХВ ках 1,, !«, 1, положение ячейки умНО>ненйя, соответ ст Вующей неиспра Вному Функционально лу модулю, определяется однозначно см Б на фиг„! I). 10

На Фиг,10 возможны три Возможных положения этой ячейки (с"I, 5 на Фиг„)0) и на фиг. 11 вЂ” пять Возможных положений, что соответствует худшему слу I чют, Из Фиг, 1 I Видно, что положение ячейки умножения, содержащей неисправный функциональньй модуль, можно гскали зоват ь, в худшем сл уча е, до m = 3 позиций (позиция соответствует стслбцу или ОднОЙ ли нии бло <и рс1В l

Фиг . 1) на фиг, 12 по:<а Вано, что для осуществления надежной блокировки всех пре<дполагаемых неисправных ячеек нсобходимо блокирова t ь и>- 1 = позиции устройства |k = 2), Стметии,, ч> о если бы m было четным числом, то k =- 2 для обеспечения четной =имметричности картины распредепения -естовых наборов., предложенной В табл,2,, Таким образом, если неисправный функциональный модуль локализован с точностью до m пози ци й, причем младшая (с учетом ци к1 лической структуры матрицы) позиция локализации l 1 = 1,N, то блокируется (m+k) позиций от (modN1 ) -й до

)(mod (1 + m+k-!)-й, где 1 (mod (1-k+N)).!

В дальнейшем все вычисления проводятся при данном положении рабочей зоны (соответствует режиму вычислений при наличии неисправного функционального модуля), Если в первом цикле тестирования ошибка не обнаружена, то тестовое вычисление продолжается до тех пор, пока не обнаружится ошибка, или пока не будут приложены все входные тестовые наборы, осуществляющие исчерпывающее тестирование ка>ндого функционал ьного модуля, Если при тестировании ошибка не обнаружена, то полагаем, что устройство исправно относительно принятой модели наисправности одного функционального модуля, которая заключается в произвольном изменении соответствующей ему таблицы истинности, при коTc" ой oil остается комбинационной схемой, Возникновение неисправности второго функционального модуля, при котором оба неисправных функциональных модуля не покрываются при одном положении нерабочей зоны„ соответствует фатальной неисправности.

Работа устройства в подре>ниме вычислений при нали ии неиспра вного функционального модуля (локализованного в подготовительном режиме) аналогична работе в подрежиме вычислений без неисправного функционального модуля „за исключением того, что в

1 исхОДнОм сОстОЯнии на 4, 1

4.mod><(1 + m+ k -1) подаются "0", где 1 = 1,N, определяющие положение нерабочей зоны, на остальные входы 4.1.ïoäàþòcÿ "1", определяющие положение рабочей зоны, В исходном сосгоянии разряды. В<-а множимого А подаются на входы 5.j (j = 1„N) устройства, соответствующие поло>нению рабочей эоны (фиг.15).

Так, например, если предположить, что 1 = N, то блокируются (подаются

"0") входы 4.N, 4. I, 4.2,...,4.m+k-1, на остальные входы 4.j подаются "1".

При этом изменяется соответственно порядок приложения разрядов множимоl3

1б08238 го А к входам 5 устройства. Цля рассматриваемого примера при 1 = N младший разряд а, множимого А подается на вход 5,m+k, а старший а> на вход 5.N-1. Соответcòâåííî изме5 няются выходы 9, j и 10. j, с которых считываются (в двухрядном коде) разряды результата С,„- С „+„.

Таким образом, за счет периодического тестирования, локализации по рассмотренному на примере алгоритму, реализуемому любым доступным программным или аппаратным способом, и последующей реконфигурации обеспечивается отказоустойчивость устройства для умножения к неисправности одного функционального модуля.

Формула изобретения

Устройство для умножения, содержащее матрицу из m x п элементов И (ивЂ” разрядность множимого, m вЂ” произвольное целое число) и матрицу из m к и однора зря дных сумматоров, каждый из 25 которых содержит группу элементов И, группу элементов ИЛИ, группу элементов НЕ и элемент задержки, причем первые входы элементов И i-го столбца матрицы подключены к 1-му ра зря цу Вхо-)O да множи мого устройства (1 (i à cn), вторые входы элементов И j é строки матрицы подключены к 1-му разряду входа множителя устройства (1 j m), выход каждого элемента И i -го столбца

j-й строки матрицы соединен с первым и нформа ционным входом од нора зря диого сумматора i-co столбца j-й строки матрицы, выход переноса каждого одноразрядного сумматора l<-й строки i-ro 4l) столбца матрицы (1 1 «б m-1) соединен со вторым информационным входом одноразрядного сумматора (К+1) -й строки

i-ro столб ца мат ри цы, выход переноса одноразрядного сумматора m-й строки 45 -го столбца ма T ри цы соеди нен со вторым информационным входом одноразрядного сумматора первой строки i-ro столбца матрицы, выход суммы каждого одноразрядного сумматора К-й стРоки

1-го столбца матрицы (2 «< 1 сп) соединен с трет ьи м и нформа ционным входом одноразрядного сумматора (К+1) -й строки (1-1)-го столбца матрицы, выход суммы каждого одноразрядного сумматора ш-й строки 1-го столбца матрицы соединен с третьим информационным входом одноразрядного сумматора первой строки (1-1) -го столбца матри» цы, тактовые входы одноразрядных сумматоров j-й строки матрицы подключе. Hbl к 1 му разряду тактовогo входа устройства, первые установочные входы одноразрядных сумматоров m-й строки матрицы подключены к первому установочному входу устройства, в каждом одноразрядном сумматоре матрицы выходы первого и второго элементов ИЛИ группы являются соответственно выходами переноса и суммы одноразрядного сумматора, выходы первого, второго, третьего и четвертого элементов И гоуппы соединены с соответствующими входами первого элемента ИЛИ группы, выход которого соединен с первым входом первого элемента И группы, выходы пятого, шестого, седьмого, восьмого и девятого элементов И группы соединены с соответствующими входами второго элемента ИЛИ группы, выход которого соединен с первым входом пятого элемента И группы, вторые входы первого и пятого элементов И груп пы и вход элемента задержки подключены к тактовому входу одноразрядного сумматора, входы первого, второго и â€”påòüåão элем,ентов НЕ группы подключены соответственно к первому, второму и третьему информационным входам одноразрядного сумматора, выход элемента задержки через четвертый элемент НЕ группы соединен с первыми входами второго, третьего, четвертого, шестого, седьмого, вос ьмого и девятого элементов И группы, вторые входы второго, третьего, шестого и девятого элементов И группы подключены к первому информационному входу одноразрядного сумматора, тре» тий вход второго элемента И, вторые входы четвертого и седьмого элементов И и тре-.ий вход девятого элемента И группы подключены ко второму информационному входу одноразрядного сумматора, третьи входы третьего и четвертого элементов И, второй вход восьмого элемента И и четвертый вход девятого элемента И группы подключены к третьему информационному входу одноразрядного сумматора, выход первого элемента НЕ группы соединен с третьими входами седьмого и восьмого элементов И группы, выход второго элемента НЕ группы соединен с третьим входом шестого элемента И и четвертым входом восьмого элемента И группы, выход треть17

1683238

Табли ца 1

Х(У) a b c

0,2

ТИ

4,6

abed

° ° °

13 (Ф °

100! ...8-9... 1001

1000 ... 10-8... 1001

1000 !

010

1001

1010

°Ф!

011

1000!

000

1011

100 1.

t000

1010

1001

1000

1010 (m-1) 13+1 (m- t) 13+2

1011

1000

m ° 13

-00 1

-001 -000

-00 !

-000

m ° 13+1

А-р0

-010

-О!О

-010

-000

m 13+f х-х 1

1000 !

1011

1101 !

111

1111

1001

1 100

1111

100!

1000

1001

1011

11!1

1111

1101 1011

1О!!

1000 ! 010

1011

1101

1t! 1

111 t

1001

1 100

11 10

1111

100 1

1000

1001

1 t00

1 110

1011

1!it

1111

1101

1011

10! 1

Табли ца 2

Х-У abed

° 8-9... 100 1 . 10-8... 1000 . 8-10,, °, 11-8 ° .. 1000, 13-12 .. ° 1 100 . 15-12... l IOO, 15-14... 1110

° 9-11. °, 1001

° 12-1 5 ° °, 1,111 .14-15... 111 . 15-13 ° ° ° 110! .9 11 °,, 1011 ,8-!1... 1011

°,,8-11 ° . ° 1011...8-9... 1001 ... 10-8... 1000...8-1! ° .. 1011! б88238 го

Продолжение табл.2

abed

abed к- abed

0010 оооо...2-0. ° . 0000 ...0-2... 0010 ...2-0... 0000

0010 оооо

0010

0010 оооо

m ° 13+f+1

m «13+f+2

m ° 13+f+3 оооо оооо...2-0, оооо

6 оооо

0010 в ° 14+f

0110 о

m -14+f+1 ш 14+f+2

m ° 14+f+3

0110 ...4-6... 0110

0100 ...6-4... 0100

0110 ...4-6... 0110

О! 00

0100

m t5+f

0110

0100

0100 ...6-4...

0100.01.10

51 Ц 55 42 52 41

5./

Е1

l, 21

l а.2

L5 22 21 72 г

1688238 его элемента НЕ группы соединен с четвертыми входами LlecTol и седь,мого элементов И группь,, в сдноразрядных сумматорах m- и строки матрицы третьи входы первого и пятого элементов И группы г одкпючены к первому установочному входу одноразрядного сумматора, с т л и ч а ю щ е е с я тем, что с целью повышения 1р достоверности работы устройства, в него введены тп+Р c:Tc ëáöoâ одноразрядных сумматоров матрицы (P - произвольное число) и m+9 столбцов элемен ов И матрицы, причем первые входы элементов И t ãî столбца матрицы подключены к t ìó pclçðëäó входа мно-,. жимого устройства (г +1,:.t N = n+m+P) вторые входы элементов И t-х столбцов j-й строки матрицы подключены к 20

1-му разряду входа множителя устройства, выход каждого элемента И t вЂ” го столбца 1-й строки матрицы соединен с первым информационным входом одно 75 ра зрядного сумматора t-го столбца

j --й строки матрицы., выход переноса каждого одноразрядного сумматора К-й строки t-ro столбца матрицы соединен со вторым информационным входом одноразрядного сумматора (К+1)-й ЗО строки t-го столбца матрицы„, выход переноса одноразрядного сумматора

m вЂ” и строки t-го столбца матрицы соеди нен со вторым и нформа ционным входом одноразрядного сумматора первой строки t-го столбца матрицы, выход суммы каждого одноразрядного сумматора К-й строки t-ro столбца матрицы соединен с I ретьим информационным входом одноразрядного сумма- Q() тора (к+1) -й строки (t-1) -го столбца матрицы, выход суммы каждого одноразрядного сумм-:тора m-й строки

t вЂ” го столбца матрицы соединен с третьим информационным вхсдом однораз- 45 рядного сумматора первей строки (t 1)-го столбца, матрицы, тактовые входы одноразрядных сумматоров 1-й строки 1-х столбцов матрицы подключены к j-му разряду тактового входа устройства, первые установочные входы одноразрядных сумматороь" m-й строки

t-х столбцов матрицы подключены к первому. установочному входу устройства, входы блокировки одноразрядных сумматоров каждого столбца матрицы подключены к соответствующему разряду. входа блокировки устройства, вторые установочные входы одноразрядных сумматоров m-й строки матрицы подключены ко второму установочному входу устройства, выходы переноса и суммы одноразрядных сумматоров m-й строки матрицы подключены к соответствующим разрядам выхода переноса и результата устройства соответственно, выход суммы одноразрядного сумматора К-й строки первого столбца матрицы соединен с третьим информационным входом одноразрядного сумматора (К+1) -й, строки N-го столбца матрицы, выход суммы одноразрядного сумматора m-й строки первого столбца матрицы соединен с третьим информационным входом одноразрядного сумматора первой строки N-го столбца матрицы, входы установки переноса и суммы одноразрядных сумматоров m-й строки матрицы подключены к соответствующим разрядам входов установки переноса и результата устройства соответственно, в одноразрядных сумматорах К-й строки :,э грицы третий вход первого элемента И, четвертые входы второго, третьего и четвертого элементов И, третий вход пятого элемента И и пятые входы шестого, седьмого, восьмого и девятого элементов И группы подключены к входу блокировки одноразрядного сумматора, в одноразрядном сумматоре m-й строки матрицы четвертые входы первого и пятого элементов И группы подключены ко второму установочному входу одноразрядного сумматора, пятый вход первого элемента И, четвертые входы второго, третьего и четвертого элементов И и пятые входы пятого, шестого, седьмого, восьмого, и девятого элементов И группы подключены к входу бпокиповки одноразрядного сумматора, пятый вход первого элемента ИЛИ и шестой вход второго элемента ИЛИ группы подключены соответственно ко входу установки переноса и суммы одноразрядного

cуммато Ра .

1688238

/8 rS

4hz. 5 и

/Р

7./

6.1 б,2

6,3

УО

1688238

ПDDyDПППП

П П П Я )3 П П П П П пппффйпппп

|зе 2 )t

Х2

Фиаб 6

Фиг 7

Фиг.в

Фиг 10

Фигу

ЕПП

ППП

999, вне

ПЕП

9, Ч, 1688238

N 19

Нерабочая зона

РаГочар Зона ао-1! ним-f

С оста вит ел ь В. Гречнев

Техред,П,Олийнык Корректор К.Зрдейи

Редактор Т.Орловская

Заказ 3709 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР )13035, Москва, Я-35, Раушская наб., д. 4/5

Производственно-изда гепьский комбинат "Патент", г. Ужгород, ул.l àãàðèèà,101

Устройство для умножения

Патент 1688238