Устройство для контроля блоков оперативной памяти

Устройство для контроля блоков оперативной памяти

Иллюстрации

Показать все

Реферат

 

Изобретение относится к запоминающим устройствам статического типа, конкретно - к контролю запоминающих устройств на правильность их работы и может быть использовано при разработке, отладке и диагностике неисправностей оперативных запоминающих устройств. Цель изобретения - расширение области применения устройства за счет возможности контроля блоков памяти с магистральным параллельным интерфейсом. Устройство содержит генератор, формирователи управляющих сигналов, счетчик ад; реса, блок установки адреса, коммутаторы, блоки индикации, блоки сброса, счетчик циклов, блок выбора адреса синхронизации , блок сравнения адресов и циклов, блок Изобретение относится к запоминающим устройствам статического типа, конкретно к контролю запоминающих устройств на правильность их работы, может быть использовано при разработке, отладке и диагностике неисправностей оперативных запоминающих устройств и является усовершенствованием изобретения по авт.св. № 1265859. формирования признака операции, блоки управления режимами, формирователи признака режима, блок задания начального кода , блоки инверсии данных, формирователь признака инверсии данных, блок сравнения данных, формирователь сигнала опроса, блок пуска, блок приемопередатчиков, блок передатчиков, блок фиксации ошибок, блок выключения ошибок, D-триггер, распределители импульсов, блокуправления третьим коммутатором, блок управления инверсиями , блокуправления приемопередатчиками. Введенные признаки - блок приемопередатчиков , третий и четвертый блоки инверсии данных, блок передатчиков, блок фиксации ошибок, бдок выключения ошибок , D-триггер, распределители импульсов, блок управления третьим коммутатором, третий коммутатор, пятый блок индикации, второй блок сброса ошибок, второй и третий блоки управления режимами, второй, третий и четвертый формирователи управляющих сигналов, блок управления инверсиями, второй, третий и четвертый формирователи признака режима, блок управления приемопередатчиками обеспечивают возможность проверки блоков памяти со стандартным интерфейсом МПИ без привлечения дефицитных персональных компьютеров . 20 ил. Цель изобретения - расширение области применения устройства путем обеспечения возможности контроля блоков памяти с магистральным параллельным интерфейсом . На фиг. 1 и 2 приведена схема устройства для контроля блоков оперативной памяти; на фиг. 2 - схема блока приемопередатчиков информации; на фиг. 4 сл с о со Ч о ю 4 ГО

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (я)s G 11 С 29/00

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ " .

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) 1265859 (21) 4749105/24 (22) 12,10.89 (46) 07.11.91. Бюл. ¹ 41 (71) Всесоюзный научно-исследовательский институт "Альтаир" (72) А.Л.Самойлов и В.И.Мхатришвили (53) 681.327.6 (088.8) (56) Авторское свидетельство СССР № 1265859, кл. G 11 С 29/00, 1984. (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ БЛО-

КОВ ОПЕРАТИВНОЙ ПАМЯТИ (57) Изобретение относится к запоминающим устройствам статического типа, конкретно — к контролю запоминающих устройств на правильность их работы и может быть использовано при разработке, отладке и диагностике неисправностей оперативных запоминающих устройств.

Цель изобретения — расширение области применения устройства за счет воэможности контроля блоков памяти с магистральным параллельным интерфейсом.

Устройство содержит генератор, формирователи управляющих сигналов, счетчик адреса, блок установки адреса, коммутаторы, блоки индикации, блоки сброса, счетчик циклов, блок выбора адреса синхронизации, блок сравнения адресов и циклов, блок

Изобретение относится к запоминающим устройствам статического типа, конкретно к контролю запоминающих устройств на правильность их работы, может быть использовано при разработке, отладке и диагностике неисправностей оперативных запоминающих устройств и является усовершенствованием изобретения по авт.св.

¹ 1265859.

».50 1689994 А2 формирования признака операции, блоки управления режимами, формирователи признака режима, блок задания начального кода, блоки инверсии данных, формирователь признака инверсии данных, блок сравнения данных, формирователь сигнала опроса. блок пуска, блок приемопе едатчиков, блок передатчиков, блок фиксации ошибок, блок выключения ошибок, О-триггер, распределители импульсов, блокуправления третьим коммутатором, блок управления инверсиями, блокуправления приемопередатчиками.

Введенные признаки — блок приемопередатчиков, третий и четвертый блоки инверсии данных, блок передатчиков, блок фиксации ошибок, блок выключения ошибок, D-триггер, распределители импульсов, блок управления третьим коммутатором, третий коммутатор, пятый блок индикации, второй блок сброса ошибок, второй и третий блоки управления режимами, второй, третий и четвертый формирователи управляющих сигналов, блок управления инверсиями, второй, третий и четвертый формирователи признака режима, блок управления приемопередатчиками обеспечивают возможность проверки блоков памяти со стандартным интерфейсом МПИ без при- Q влечения дефицитных персональных компь- Q ютеров. 20 ил. О

Цель изобретения — расширение области применения устройства путем обеспечения возможности контроля блоков памяти с магистральным параллельным интерфейсом.

На фиг. 1 и 2 приведена схема устройства для контроля блоков оперативной памяти; на фиг. 2 — схема блока приемопередатчиков информации; на фиг. 4

1689994 управления инверсиями; на фиг. 16 — схема первого блока формирования признака режима; на фиг, 17 — схема второго блока формирования признака режима; на фиг. 18— схема третьего блока формирования при15 знака режима; на фиг. 19 — схема блока управления приемопередатчиками; на фиг, 20 — временная диаграмма работы устройства.

Устройство содержит (фиг. 1, 2) генератор 1 тактовых импульсов, первый формиро20

25 ватель 2 управляющих импульсов, счетчик 3 адреса, блок 4 установки адреса, первый коммутатор 5, второй коммутатор 6, второй блок 7 индикации адреса, первый блок 8

30 сброса, счетчик 9 циклов, блок 10 выбора адреса синхронизации, блок 11 сравнения адресов и циклов, блок 12 формирования, признака операции, блок 13 управления режимами, блок 14 формирования признака режима, первый блок 15 задания начального кода, генератор 16 псевдослучайного ко35 да, третий блок 17 индикации, первый блок

18 инверсий данных, формирователь 19 признака инверсии данных, второй блок 20 инверсии данных, четвертый блок 21 индикации числа, блок 22 сравнения данных, формирователь 23 сигнала опроса, блок 24 пуска, блок 25 коммутации, первый блок 26 индикации неисправных разрядов, первый выход 27 устройства (выход импульса обращения), второй выход 28 синхронизации, третий выход 29 признака операции, четвертый выход 30 сигнала неравенства (при40

45.знака неисправности), пятую группу выходов 31 кода адреса, группу информационных выходов 32, первый вход 33 устройства (вход признака инверсии по адресам), вторую группу входов 34 устройства (входы считанной информации), группы связей (кодовые шины 35-46, а также отдельные связи

47-74.

Блоки 12-14, 19 со связями образуют блок местного управления. На фиг, 2 блок 74 и риемопередатчиков информации;. третий

76 и четвертый 77 блоки инверсии данных, — схема третьего блока инверсии данных; на фиг, 5 — схема четвертого блока инверсии данных; на фиг. 6 — схема блока передатчиков информации; на фиг. 7 — схема блока фиксации ошибок; на фиг. 8 — схема пятого блока индикации; на фиг. 9 — схема второго блока сброса ошибки; на фиг. 10 — схема второго блока управления режимами; на фиг. 11 — схема первого распределителя им- . пульсов; на фиг. 12 — схема второго распре- 10 делителя импульсов; на фиг, 13 — схема третьего коммутатора; на фиг. 14 — схемы второго, третьего формирователей управляющих сигналов; на фиг, 15 — схема блока блок 78 передатчиков информации, блок 79 фиксации ошибок, блок 80 выключения ошибок, пятый блок 81 индикации, второй блок

82 сброса. второй блок 83 управления режимами, 0-триггер 84, первый распределитель

85 импульсов, второй распределитель 86 импульсов, блок 87 управления третьим коммутатором, третий коммутатор 88, второй 89, третий 90, четвертый 91 формирователи управляющих сигналов, блок 92. управления инверсиями, третий блок 93 управления режимами, второй 94, третий 95 и четвертый 96 блоки формирования признака режима, блок 97управления приемопередатчиками, пятый блок 98 формирования признаков режимов.

На фиг. 2 показаны также связи и входы, выходы устройства 99-129.

Блок 75 приемопередатчиков информации(см.фиг.3) содержит электронные переключатели, приемные входы которых являются групповыми входами 99 блока 75, а выходы — групповыми выходами,102, Магистральные входы-выходы электронных переключателей соединены с магистральными шинами 100 блока 7! приемопередатчиков. Управляющие входы электронных переключателей соединены с соответствующими входами 101 и 120 блока 75. При этом по входу 101 обеспечивается переключение режима работы электронных переключателей. При потенциале "Лог.О" электронные переключатели обеспечивают прием данных по входам 99 и выдачу в магистраль 100, а при потенциале. "Лог.1" на входе 101 прием с магистрали 100 и выдачу в магистраль

102. По входу 120 обеспечивается выключение блока приемопередатчиков, т,е. при потенциале "лог,О" на входе 120 разрешается работа электронных переключателей в блоке 75, а при потенциале "Лог.1" на выходе

120 электронные переключатели будут в третьем состоянии (закрыты) и на магистральных выходах 100 блока 75 приемопередатчиков будет высокое сопротивление. В опытном образце в качестве электронных переключателей использовались микросхемы 585 АП26, обеспечивающие переключение 16-ти разрядной информации данных.

Третий блок 76 инверсии данных (фиг,4) содержит группу элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, выполняющихфункциюуправляемых инверторов. Информационные входы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ соединены с группой --.:õoäoB 32, другие входы всех элементов ИСКЛЮЧАЮЩЕЕ ИЛИ соединены между собой и подключены к входу 103 блока 76 инверсии данных, При потенциале

"Лог.О" на входе 103 данные с входов 32 транслируются на выходы 99 блока 76 в пря1689994

30

40 одним из выходов группы 110-1 блока 79. 45

Второй вход элемента И 131 подключен к

50 мом коде, а при потенциале "Лог,1" — в ин1 версном.

Четвертый блок 77 инверсии данных (фиг.5) содержит груп пу элементов ИСКЛ ЮЧАЮЩЕЕ ИЛИ, выполняющих роль управляемых инверторов. Информационные входы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ соединены с группой входов 102, другие входы всех элементов ИСКЛЮЧАЮЩЕЕ

ИЛИ соединены между собой и подключены к входу 103 блока 77 инверсии данных. При потенциале "Лог.О" на входе 103 данные с входов 102 транслируются на выходы 34 блока 77 в прямом коде, а при потенциале

"Лог.1" — в инверсном. B опытном образце устройства блоки 76 и 77 инверсии данных имели 16 разрядов и выполнялись на микросхемах 133Л П5.

Блок 78 передатчиков информации (фиг.6) содержит транслирующие элементы, приемные входы которых соединены с группой входов 31, а выходы — с группой выходов

100 блока 78. Управляющий входтранслирующих элементов соединен с входом 120 блока 78 передатчиков. При потенциале

"Лог.О" на входе 120 транслирующие элементы открыты и обеспечивают передачу данных с входов 31 на выходы 100. При потенциале "Лог.1" на входе 120 транслирующие элементы закрыты и на выходах 100 блока 78 передатчиков высокое сопротивление (третье состояние), В опытном образце устройства в блоке

78 передатчиков в качестве транслирующих элементов использовались микросхемы KP

580ВА87, обеспечивающие трансляцию 16ти разрядной информации адреса.

Блок 79 (фиг.7) содержит 0-триггер 130, D-вход которого соединен с входом 105 блока 79. Установочный R-вход 0-триггера 130 связан с входом 107 блока 79. Синхровход

С D-триггера 130 соединен со входом 108 блока 79. Нулевой выход 0-триггера 130 связан с первым входом элемента И 131 и с одному из выходов группы 110-2 блока 79 и к выходу элемента И-НЕ 132, первый и второй входы которого связаны соответственно с входом 104 и 106 блока 79. Наличие сигнала "Ответ" на входе 105 фиксируется в 0-триггере 130 с приходом сигнала ЗП/ЧТ со входа 108. Признак отсутствия сигнала

"Ответ" с выхода D-триггера 130 выдается на один из выходов 110-1, Признак неисправности "НИС ЗУ" поступает на вход 104 и через элемент И-НЕ 132 при условии разрешающего потенциала на управляющем входе элемента И-НЕ 132 проходит на один из выходов группы выходов 110-2. Признаки ошибок объединяются на элементе И 131 и с его выхода направляются на выход 109 блока 79. D-триггер 130 в опытном образце выполнен на микросхеме 133 ТМ2, Блок 80 выключения ошибок содержит коммутирующий элемент, один из контактов которого соединен с шиной "Лог.1", а другой — с шиной "Лог.О" (1), Выход коммутирующего элемента является выходом 106 блока 80. В опытном образце устройства коммутирующий элемент был выполнен на тумблере П1ТЗ.

Пятый блок 81 индикации (фиг.8) содержит светодиоды 133, 134, аноды которых соединены, соответственно, с входами 110, а катоды объединены и подключены к источнику напряжения +Е (через резисторы, не показанные на схеме). В опытном образце блок 81 индикации выполнен на светодиодах ЗЛ102.

Второй блок 82 ошибки (фиг.9) содержит коммутирующий элемент 135 (выполненный в виде кнопки), средний контакт которого соединен с шиной "Лог.О" (1), а выходы со5 ответственно, с установочным и обнуляющим входами триггера 136, единичный выход которого через элемент 137 задержки соединен с первым входом элемента И-НЕ

138, а нулевой выход со вторым входом элемента И-НЕ 138, выход которого связан с выходом 107 блока 82.

В исходном состоянии средний контакт коммутирующего элемента 135 нормально

Ю замкнут со своим первым выходом и нормально разомкнут со вторым выходом. При этом триггер 136 установлен в состояние

"1", следовательно, на одном из входов элемента И-НЕ 138 будет единичный потенциал, а на другом — нулевой. Поскольку коммутирующий элемент 135 выполнен в виде кнопки с самовозвратом, то после нажатия оператором этой кнопки на выходе элемента И-НЕ 138 при отпускании кнопки сформируется импульс сброса отрицательной полярности, поступающий на выход

107. В опытном образце устройства коммутирующий элемент 135 выполнен на кнопочном переключателе типа ПКн2, триггер 136 — на микросхе 1е 133 ТМ2, а в качестве элемента задержки 137 использовались микросхемы 136 ЛН1.

Второй блок 83 управления режимами (фиг.10) содержит коммутирующие элементы 139, 140. Первый и третий контакт комму5 тирующего элемента 139, первый и второй контакты коммутирующего элемента 140 подключены к шине "Лог.1", а второй контакт элемента 139 и третий контакт элемента 140 соединены с шиной "Лог.О", Подвижные контакты коммутирующих эле1689994 ментов 139 и 140 являются выходами соответственно 111, 112 блока 83. Коммутирующие элементы 139, 140 механически связаны и переключаются синхронно. В опытном образце коммутирующие элемен- 5 ты 139 и 140 выполнены на переключателе типа ПГ2.

Первый распределитель 85 импульсов (фиг,11) выполнен на элементе задержки.

Вход элемента задержки является входом

120 расп ределителя 85 импульсов, а выходы — соответственно выходами 114-1, 114-2, 114-3, 114-4, 114-5, 114-6, 114-7, 114-8, В опытном образце устройства в качестве элемента задержки использовалась линия задержки типа ЛЗС-20-1-600 (элементы согласования входа и выходов линии задержки на схеме не показаны).

Второй распределитель 86 импульсов

20 (фиг.12) выполнен на элементе задержки.

Вход элемента задержки соединен с входом

116 распределителя 86 импульсов, а выходы

600 (элеме нты согласования входа и выходов линий задержки на схеме не показаны).

Третий коммутатор 88 (фиг.13) выполнен на селекторе-мультиплексоре, Первый,, второй, третий и четвертый входы селекто ра-мультиплексора являются соответствую30 щими входами 114-8, 114-6, 114-7, 114-4 коммутатора 88, Пятый (инвертирующий) и шестой входы селектора-мул ьтиплексора соединены с входом 115-1 коммутатора 88, а седьмой и восьмой входы соединены, соответственно, со входами 115-2 и 116 коммутатора 88. Управляющий вход ДС

40 селектора-мультиплексора подключен к входу 113 коммутатора 88. Первый, второй, третий, четвертый инвертирующие выходы селектора-мультиплексора являются, соответственно, выходами 117, 118, 119, 105 коммутатора 88. В опытном образце устройства в качестве селектора-мультиплексора использовалась микросхема 530 КП14.

Второй 89, третий 90, четвертый 91 формирователи,управляющих сигналов (фиг.14) выполнены на D-триггерах. Установочный

S-вход триггера формирователя 89 является входом 114-2, Синхровход С-триггера — входом 118, обнуляющий R-вход — входом 49.

D-вход триггера подключен к шине "Jlor,0".

Выход триггера является выходом 121 формирователя 89.

Синхровход С триггера формирователя

-90 является входом t19, первый обнуляющий R-вход — входом 117, а второй обнуляющий R-вход — входом 49, D-вход триггера

55 — с соответствующими выходами 115-1 и

115-2, В опытном образце элемент задержки был выполнен на микролинии ЛМЗ-О, 25- 25 подключен к шине "Лог.1". Выход триггера является выходом 121 формирователя 89.

Установочный S-вход триггера формирователя 91 является входом 49. Синхровход С-входом 105, обнуляющий R-вход— входом 114-1, D-вход триггера соединен с шиной "Лог,1". Выход триггера является выходом 123 формирователя 91.

В опытном образце устройства в формирователях 89-91 использовались триггеры на микросхемах 133 ТМ2. Во избежание временных накладок установки триггеров по входам R u S осуществляется укороченными импульсами. Схемы укорочения импульсов на входах R- u S-триггеров на фиг.

14 не показаны.

Блок 92 управления инверсия (фиг,15) содержит элемент И 141,выходом соединенный с обнуляющим R-входом R-S-триггера

142. Инвертирующий вход элемента 141 соединен со входом 27 блока 92, второй вход — с обнуляющим R-входом счетного тригера

143 и.с входом 112 блока 92. Третий вход элемента И 141 связан с установочным Sвходом счетного триггера 143 и с входом 111 блока 92, Установочный S-вход триггера 142 является входом 114-5, а синхровход С триггера 143 — входом 49 блока 92, Выход триггера 142 соединен с выходом 124 блока 92 с одним из входов элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 144, другой вход которого связан с выходом триггера 143, а выход — с выходом

103 лака 92. В опытном образце устройства триггеры 142 и 143 выполнены на микросхемах 133 ТМ2, а элемент ИСКЛЮЧАЮЩЕЕ

ИЛИ 144 — на микросхеме 133 ЛП5.

Первый блок 94 формирования признака режима (фиг. 16) содержит цифровой узел, реализующий функцию 2И-ИЛИ. Первый (инвертирующий) вход первой группы И соединен с входом 125 блока 94. Второй вход первой группы соединен со вторым (инвертирующим) входом второй группы И и с входом 120 блока 94, Третий (инвертирующий) вход второй группы И подключен к входу 29 блока 94. B опытном образце блок

94 выполнен на микросхемах 133ЛН1;

133ЛР1. Третий блок 95 формирования признака режима (фиг.17) содержит элемент И

145, один из входов которого является входом 29 блока 95, другой (инвертирующий)— входом 112, а выход соединен с инвертирующим входом элемента НЕ 146 и является выходом 126 блока 95. Второй вход элемента НЕ 146 соедин .н с входом 124 блока 89.

Выход элемента г F 146 соединен с выходом

128, В опытном образце элементы И 145 и

НЕ 146 выполнялись на микросхемах

133ЛН1, 133ЛПЗ, 133ЛИ1.

1689994

5

25

45

55

Третий блок 96 формирования признака режима (фиг.18) содержит элемент 2И-ИЛ ИН Е. Входы элемента 2И-ИЛ И-Н Е явля ются соответствующими входами 126, 121; 122, 112 блока 96, а выход соединен с выходом

129 блока 96. В опытном образце элемент

2И-ИЛИ-НЕ выполняется на микросхеме

133Л Р1.

Блок 97 управления приемопередатчиками (фиг.18) содержит элемент 2И-ИЛИНЕ. Один из входов первой группы И элемента 2И-ИЛИ-НЕ соединен с первым входом 29 блока 97, а другой инвертирующий — с одним из входов другой. группы И элемента 2И-ИЛИ-НЕ и с входом 112 блока

97. Второй вход второй группы И элемента

2И-ИЛИ-НЕ связан с третьим входом 124 блока 97, а выход является выходом 101.

Назначение отдельных узлов дополнительного устройства приведено на фиг. 2.

Блок 75 приемопередатчиков информации обеспечивает трансляцию данных при записи в блок памяти группы входов 99 в магистраль 100, подключенную к входамвйходам контролируемого блока памяти. В режиме чтения блок 75 приемопередатчиков пропускает данные из магистрали 100 на выходы 102, подключаемые к основной части устройства контроля блоков оперативной памяти для дальнейшего анализа информации. Управление переключением направления передачи данных осуществля. ется по входу 101 (Д1ЕИ) Выключение блока

75 в третье состояние осуществляется при поступлении "Лог.1" на вход 120, Третий блок 76 инверсии данных предназначен для инвертирования данных входной информации при записи данных в блок памяти при проверке его работоспособности в режиме "Чтение с модификацией".

Четвертый блок 77 инверсии данных обеспечивает инвертирование данных выходной информации при чтении данных из блока памяти при контроле его в.режиме

"Чтение с модификацией".

Блок 78 передатчиков информации транслирует коды адреса с группы адресных входов 31 в магистраль 100. Выключение блока 78 осуществляется при подаче Hà управляющий вход 120 потенциала "Лог.1".

При этом на его выходах будет третье состояние, характеризующееся высоким выходным сопротивлением, Блок 79 фиксации ошибок регистрирует признаки ошибок контролируемого блока памяти. Всего и редусмотре но два и риз нака ошибок, сопровождающих процесс обмена информации между устройством контроля и блоком памяти.

На вход 104 поступает признак неисправности(НИС ЗУ) из блока памяти, на вход

105 — признак(ОТВ) блока памяти при обмене информацией с устройством контроля, Отсутствие признака "ОТВ" воспринимается блоком 79 фиксации ошибок как неисправность блока памяти. Блок 79 фиксации ошибок формирует потенциалы ошибок на своих выходах 110 и посылает их в пятый блок 81 индикации.

Блок 80 выключения ошибок обеспечивает отключение признака ошибок, поступающего по входу 104 (ошибка НИС ЗУ) в блок фиксации ошибок. Отключение признака ошибок используется в режимах диагностики ошибок контролируемого блока памяти.

Пятый блок 81 индикации обеспечивает визуальную сигнализацию о появлении ошибок, зафиксированных при выявлении отсутствия сигнала ответа (ОТВ) или при поступлении сигнала ошибки (НИС ЗУ) из блока памяти.

Блок 82 сброса ошибок формирует сигнал для приведения блока 79 фиксации ошибок в исходное состояние

Второй блок 83 управления режимами формирует потенциалы на выходах 111, 112. для управления работой блока 92 управления инверсиями второго 94, третьего 95 и четвертого 96 блоков формирования признаков режима и блока 97 управления при-... емопередатчиками при включении режима работы "Чтение с модификацией", 0-триггер 84 формирует импульс для пуска первого распределителя импульсов 85.

D-триггер 84 включен так, что обеспечивается самоустановка его в исходное состояние, обуславливающая его готовность к работе сразу при включении напряжения питания.

В опытном образце устройства D-триггер 84 выполнен на микросхеме 133ТМ2.

Первый 85 и второй 86 распределители импульсов формируют сигналы на своих выходах 114 и 115 для управления работой второго 89 и четвертого 91 формирователей управляющих сигналов и блока 92 управления инверсиями, а также для сброса 0-триггера 84 в исходное состояние и для управления через третий коммутатор блоком 79 фиксации ошибок и вторым 89, третьим 90 и четвертым 91 формирователями управляющих сигналов, Блок 87 управления третьим коммутатором 88 обеспечивает переключение коммутатора 88 при трансляции сигналов с входов на выходы. В опытном образце устройства блок 87 выполнен на тумблере П1ТЗ.

Третий коммутатор 88 обеспечивает трансляцию сигналов со входов 114 и "15 на выходы 105, 117-119. Переключение комму1689994

12 татора осуществляется при изменении потенци- ды Х! при этом запираются. Коммутируюала на управляющем входе 113, поступающего щий элемент в третьем блоке 93 управления из блока 87 управления третьим коммутатором. режимами — в положение ПЗП (байт), при

Второй формирователь 89 управляю- этом на его выходе 125 будет потенциал щих сигналов управляет работой третьего 5 "Лог.1". В этом случае на один из входов

95 и четвертого 96 блоков формирования элемента И-НЕ 132 (см.фиг.7) в блоке 79 фикпризнаков режима, сации ошибок по входу 106 поступит "Лог.1", Третий формирователь 90 управляющих разрешая прохождение сигнала ошибок сигналов управляет работой четвертого бло- (НИС ЗУ) из блока памяти по входу 104 ка 96 формирования признака режима. 10 через элемент И-НЕ 132 на один из входов

Четвертый формирователь 91 управля- элемента И 131 и на выход 110-2. На вход ющих сигналов формирует признак синхро- 112 блока 92 управления инверсиями постунизации обмена (ОБМ) при взаимодействии пит "Лог.О", устанавливающий триггер 142 устройства контроля с блоком памяти. (см.фиг.15) через элемент И 141 и триггер

Блок 92 управления инверсиями форми- 15 143 в состояние "О", обеспечивающее на их рует признак инверсии для переключения выходах и, соответственно, на входах элетретьего76ичетвертого77блоков инверсии мента ИСКЛЮЧАЮЩЕЕ ИЛИ 144 и на выданных в режиме трансляции данных в пря- ходах 103, 124 "Лог.О". С выхода 103 блока момилиобратномкодеприконтролеблоков 92 управления инверсиями (фиг.2) "Лог.О" памяти тестом "Чтение с модификацией". 20 направляется на управляющие входы 103

Третий блок 93 управления режимами третьего 76 и четвертого 77 блоков инверсии управляет работой второго блока 94 форми- данных, обеспечивая прохождение через рования признака режима при изменении элементы ИСКЛЮЧАЮЩЕЕ ИЛИ (фиг. 2, режима записи информации в блок памяти фиг.5) данных с входов 32 на выходы 99 с записи словами на запись байтами. 25 блока 76 и с входов 102 на выходы 34 блока

Второй блок 94 формирования призна- 77 в прямом коде. ка режима формирует признак записи ин- Режим записи задается потенциалом формации в блок памяти словами или "Лог.1", поступившим с выхода 29 блока 12 байтами (признак ПЗП). формирования признака операции на ïåðТретий блок 95 формирования признака 30 вые входы первого и второго блоков формирежима вырабатывает признак операции рования 94 и 95 признака режима и блока 97

"Чтение" (ДЧТ) при считывании данных иэ управления приемопередатчиками, При блока памяти. этом элемент 2И-ИЛИ в первом блоке 94

Четвертый блок96формирования признака формирования (фиг.16) закрыт потенциаларежима вырабатывает признак операции "За- 35 ми "Лог,1", поступившими по входам 29 и пись" (ДЗП)призаписиданныхвблокпамяти. 125. На выходе 127 будет сигнал "Лог.0"

Блок 97 управления приемопередатчи- длительностью, равной длительности сигнаками управляет работой блока 75 приемопе- ла "Запись" на входе 29, что соответствует редатчиков и блока 78 передатчиков. сигналу ПЗП на временной диаграмме на

Пятый блок 98 формирования призна-. 40 фиг. 20 при записи данных байтами. ков режимов формирует смешанный сигнал Триггерные схемы устройства уствнав,"Запись-чтение" (ЗП/ЧТ) для синхрониза- ливаются в начальное состояние сигналом ции работы блока 79 фиксации ошибок. "Сброс", поступившим с выхода 49 первого

Запись данных байтами. блока 8 сброса. Этим сигналом в исходное

Для работы в этом режиме органы уп- 45 состояние устанавливаются генератор 1 равления устанавливаются в исходное со- тактовых импульсов, первый формировастояние. Коммутирующий элемент блока 80 тель 2 управляющих сигналов, счетчик 3 адвыключения ошибок — в положение НИС ЗУ, реса, генератор 16 псевдослучайного кода, обеспечивающий "Лог.1" навыходе106.Ме- блок 22 сравнения данных, D-триггер 84, ханически связанные коммутирующие эле- 50 второй 89, третий 90 и четвертый 91 формименты 139 и 140 (фиг.10) во втором блоке 83 рователи управляющих сигналов, На нулеуправления режимами — в положение МПИ, вом выходе 120 D-триггера 84 будет "Лог.1", формируя на выходах 111 и 112, соответст- на выходах 121 и 122 второго 89 и третьего венно, потенциалы "Лог.1" и "Лог.О", Комму- 90 формирователей управляющих сигналов тирующий элемент в блоке 87 управления 55 установится "Л зг.О", а на выходе 123 четвертретьим коммутатором — в положение "От- того формирователя 91 управляющих сигнавет", устанавливающий на выходе 113 по- лов — "Лог,1". После нажатия оператором тенциал "Лог.1", разрешающий кнопки "Пуск" в блоке 24 пуска в первом прохождение сигналов с входов Х2 на выхо- формирователе 2 на выходе 27 (фиг.1) вырады У мультиплексора в коммутаторе 88. Вхо- батывается импульс обращения положи13

1689994

20

30

45

50 тельной полярности, который направляется в блок 23, а также на синхровход С D-триггера 84 (фиг.2) и на первый вход блока 92 управления инверсиями, Одновременно с выхода 31 второго коммутатора 6 (фиг.1) поступает код адреса в блок 78 передатчиков информации (фиг.2), а с выхода 32 второго блока 20 инверсии данных — код данных информации записи на входы 32 третьего блока 76 инверсии данных. С поступлением импульса обращения по входу 27 (фиг.2) Dтриггер 84 переключается в состояние 1, а на его нулевом выходе появится сигнал

"Лог.О", отрицательный перепад этого сигнала поступит в первый распределитель 85 импульсов и будет распространяться по линии задержки внутри распределителя 85, формируя на выходах 114 сигнала, задержанные относительно импульса обращения на различное время, Так, на первом выходе

114-1 задержка составит 0,15 мкс, на втором

114-2 — 0,25 мкс, на третьем 114-3 — 0,3 мкс, на четвертом 1.14-4 — 0,45 мкс, на пятом

114-5 — 0 5 мкс, на шестом 114-6 — 0,65 мкс, нэ седьмом 114-7 — 0,7 мкс, на восьмом

114-8 — 1,0 мкс. С третьего выхода 114-3 первого распределителя 85 импульсов отрицательный сигнал, задержанный на 0,3 мкс, поступит на второй установочныый R-вход

0-триггера 84 и переключит его в состояние

"О". На выходе 120 0-триггера 84 снова станет "Лог.1". Таким образом, на выходе 120

0-триггера 84 формируется сигнал отрицательной полярности длительностью 0,3 мкс, который подается на вход первого распредлителя 85 импульсов, В результате на выходах 114 распредлеителя 85 будут импульсы отрицательной полярности с укаэанными задержками и длительностью 0,3 мкс. С выхода 120 D-триггера 84 импульс (длительностью 0,3 мкс) поступит в блок 75 приемопередатчиков и блок 78 передатчиков информации, выключая блок 75 приемопередатчиков в третье состояние на выходе и снимая запрет на работу блока 78 передатчиков информации. В это время на выходе

101 блока 97 управления приемопередатчиками (фиг.2, 19) сигнал "Лог.О", который направляется на третий вход 101 блока 75 приемопередатчиков и переключает его в режим пропуска данных с входов 99 в магистраль 100. Код адреса с выходов 31 второго коммутатора 6 (фиг,1) проходит через открытый блок 78 передатчиков (фиг,2) и в инверсном коде направляется в магистраль 100 и далее в проверяемый блок памяти. Через

0,15 мкс отрицательный импульс с первого выхода 114-1 распределителя 85 импульсов поступит на третий вход четвертого формирователя 91 управляющих сигналов (фиг,11, 14), что обусловит íà его выходе 123 сигнал

ОБМ (синхронизация обмена), который направляется в блок памяти, подготавливая его к работе, Блок памяти принимает код адреса с магистрали 100 и запоминает его в своем регистре. Через 0,3 мкс отрицательный импульс на выходе 120 0-триггера 84 заканчивается, выключая этим блок 78 передатчиков и включая (снимая запрет) блок 75 приемопередатчиков. Данные записи с выходов 32 второго блока 20 инверсии данных (фиг.1) проходят в прямом коде через третий блок 76 инверсии данных (фиг.2), поступают на входы 99 блока 75 приемопередатчикоа, транслируются через него в магистраь 100 в инверсном коде и далее направляются в блок памяти для записи эталонной информации.

В режиме "Запись" на выходе 128 третьего блока 95 формирования признака режима "Лог.1", так как на вход 29 поступит

"Лог.1", а на вход 112 "Лог.О". В этом случае на выходе элемента И 145 (фиг.17) будет

"Лог.1", запирающая элемент НЕ 146, что вызовет "Лог.1" на выходе 128. Это означает, что при записи сигнал ДЧТ (признак чтения) не формируется.

В режиме записи с выхода 129 устройства в блок памяти должен поступить признак записи ДЗП в соответствии с временной диаграммой (фиг.20), Признак

ДЗП формируется элементом 2И-ИЛИ-HE (фиг.18) в четертом блоке 96 формирования признака режима. На вход 112 второй группы И элементов 2И-ИЛИ-НЕ блока 96 поступит "Лог,О" из второго блока 83 управления режимами и запретит прохождение сигнала с входа 122. На вход 126 первой группы И элемента 2И-ИЛИ-НЕ действует "Лог.1" с первого выхода 126 третьего блока 95 формирования признака режима, разрешая прохождение через элемент 2И-ИЛИ-HE сигнала с выхода 121 второго формирователя 89 управляющих сигналов, В исходном состоянии на выходе 121 формирователя 89 будет "Лог.О", С выхода 114-2 распределителя 85 импульсов через 0,25 мкс после включения D-триггера 84 поступит отрицательный импульс и переключит 0триггер во втором формирователе 89 управляющих сигналов (фиг.14) в состояние "1", что обусловит сигнал "Лог,1" нэ выходе 121, который поступит на третий вход третьего блока 96 формирования признака режима и, пройдя в нем через элемен 2И-ИЛИ-НЕ, появится на выходе 129 в инверсном виде, что означает начало формирбвания признака записи — ДЗП отрицательной полярности.

Таким образам, в блок памяти поступили начала сигналов ДЗП с выхода 129 и ОБМ с

16

1689994

15 выхода 123, Блок памяти при его исправности реагирует на эти сигналы выдачей ответного сигнала ОТВ отрицательной полярности и посылает его на вход 116 устройства (фиг.2), который направляется на вход второго распределителя 86 импульсов и на четвертый вход коммутатора 88. С первого выхода 115-1 распределителя 86 импульсов задержанный сигнал ОТВ попадает на первый (инвертирующий) и второй входы груп и ы входов Х2 (фиг.13) коммутатора 88 и проходит через него на выходы У1 и У2. С выхода У2 импульс, задержанный относительно сигнала ОТВ на 0,15 мкс, поступает (фиг,2) на второй вход 118 формирователя

89 управляющих сигналов и переключит Dтриггер в нем в положение "О" положительным фронтом, поступившим с выхода 118 коммутатора 88, обусловив окончание формирования сигнала ДЗП в четвертом блоке

96 формирования признака режима, т.е. задний (положительный) фронт сигнала ДЗП на выходе 129 устройства формируется через 0,15 мкс после появления из блока памяти сигнала ОТВ на входе 116 устройства.

Сигнал ДЗП с выхода 129 направляется в блок памяти, а через пятый блок 98 формирования признаков режимов — в блок 79 фиксации ошибок. Сигнал ОТВ с входа 116 поступает на четвертый вход коммутатора и, пройдя через него, направляется с выхода

105 на второй вход блока 79 фиксации оши. бок, где он (фиг.7) попадает на D-вход Dтриггера 130, на синхровход С которого поступит сигнал с выхода четвертого блока

98 формирования признаков режимов. В ртом случае в D-триггере 130 будет записайа "1" на нулевом выходе, что соответствует признаку исправности, который в виде

"Лог.1" направляется на выход110-1 и через элемент И 131 на выход 109. С выхода 110-1 признак исправности подается (фиг.2) на первый вход (фиг.8) пятого блока 81 индикации, в результате светодиод 133 не горит, что свидетельствует о своевременном приеме устройством контроля сигнала ОТВ на входе 116 и об исправности в этом смысле блока памяти. С выхода 109 (фиг.2) Лог,1" посылается в генератор 1 тактовых импульсов, не запрещая его работы, В блоке памяти предусмотрены автономные системы контроля, которые, в случае фиксации ошибки, формируют сигнал неисправности (НИС

ЗУ), поступающий на вход 104 устройства контроля и далее на инвертирующий вход элемента И-НЕ 132 (фиг.7) и с его выхода на выход 110-2 блока 79 фиксации ошибок и затем на второй вход блока 81 индикации, зажигая соответствующий светодиод 134 ошибки, Кроме того, сигнал ошибки отрицательной полярности проходит через элемент И 131 и подается с выхода 109 на управляющий вход генератора 1 тактовых импульсов, прекращая его работу. После

5 этого оператор приступает к выяснению причин появления сигнала ошибки НИС ЗУ на входе 104 устройства. Если блок памяти в ответ на сигналы ДЗП и ОБМ, поступившие на его входы с выходов 129 и 123 уст10 ройства контроля, не выдал сигнала ОТВ на вход 116 устройства, то с выхода 105 коммутатора 88 на D-вход D-триггера 130 (фиг.7) поступит "Лог.1", которая запишется с приходом синхросигнала по входу 108 в D-триг15 гер. На его нулевом выходе будет "Лог,О", который с выхода 110-1 попадает на анод светодиода 133 (фиг.8) в блоке 81 индикации ошибок и включит его, что свидетельствует о наличии ошибки в блоке памяти, привед20 шей к появлению сигнала ОТВ на сот