Устройство для приема цифровых сигналов с непрерывной фазовой модуляцией
Иллюстрации
Показать всеРеферат
Изобретение относится к радиотехнике и может использоваться для приема и передачи информации. Цель изобретения - повышение помехоустойчивости. Устройство для приема цифровых сигналов с непрерывной фазовой модуляцией содержит блок 1 фазовой автоподстройки несущей и тактоК 35, М, 38, 35.Н.ЗВ,5Б.59,7,80,93 вой частот, генератор 2 опорных сигналов, перемножители 3-6, интеграторы 7-10, инверторы 11-14, блоки 15 и 16 нелинейного суммирования, блоки 17-20 задержки, сумматоры 21-24, вычитатель 25, преобразователи 29-32 сигнала, пятый-четырнадцатый сумматоры, пятый, шестой преобразователи сигнала, решающий блок. Цель достигается введением пятнадцатого-двадцать восьмого сумматоров, пятого-четырнадцатого блоков задержки, девяти полусумматоров , восьми вычислителей априорной вероятности, седьмого-десятого преобразователей сигнала, пятого-восьмого инверторов , второго-двадцать третьего вычитателей, первого-четвертого вычислителей. Устройство по п. 2 отличается выполнением блока вычисления априорной вероятности. 1 з.п,ф-лы, 6 ил. 56,59,77,80.81,,33,32 (Л С 56,58.53.82.35.36.38УЛЩ 57.S8.78M3S,37 i2,83,34.3Z 32$В.57.58№.36.37.38.78.8Щ о Ч) о ю 32,56,57,58,63,38,37,73.32.18. 35,36.38. 80.8J.82.95 56.58.53.93 .
СОЮЗ СОВЕТСКИХ
СОЦИАЛИСТИЧЕСКИХ
РЕСПУБЛИК
„„SU „„1690211 А1 (si)s Н 04 L27/20
ГОСУДАР СТВЕННЫЙ КОМИТЕТ
ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ
ПРИ ГКНТ СССР
ОПИСАНИЕ ИЗОБРЕТЕНИЯ
К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ
j8,У.7Я,J59
83ЯЙ
ЗВЯ8Д
75, 92„78, И.82,95
7Ф (21) 4660112/09 вой частот, генератор 2 опорных сигналов, (22) 07.03,89 перемножители 3-6, интеграторы 7-10, ин(46) 07.11.91, Бюл, М 41 верторы 11-14, блоки 15 и 16 нелинейного (71) Московский авиационный институт суммирования, блоки 17-20 задержки, сумим. Серго Орджоникидзе маторы 21-24, вычитатель.25, преобразова(72) А,Н.Ложкин тели 29-32 сигнала, пятый-четырнадцатый (53) 621,394,62 (088.8) сумматоры, пятый, шестой преобразовате(56) Авторское свидетельство СССР ли сигнала, решающий блок. Цель достигаQ 1573551, кл. Н 04 L 27/22, 198&.. ется введением пятнадцатого-двадцать (54) УСТРОЙСТВО ДЛЯ ПРИЕМА ЦИФРО- восьмого сумматоров, пятого-четырнадцаВЫХ СИГНАЛОВ С НЕПРЕРЫВНОЙ ФА- того блоков задержки, девяти полусумматоЗОВОЙ МОДУЛЯЦИЕЙ ров, восьми вычислителей априорной (57) Изобретение относится к радиотехнике вероятности, седьмого-десятого преобразои может использоваться для приема и пере- ввтелей сигнала, пятого-восьмого инвертодачи информации. Цель изобретения — по- ров, второго-двадцатьтретьего вычитателей, вышение помехоустойчивости. Устройство первого-четвертого вычислителей. Устройдля приема цифровых сигналов с непрерыв- ство по и. 2 отличается выполнением блока ной фазовой модуляцией содержит блок 1 вычисления априорной вероятности, фаэовой автоподстройки несущей и такто- 1 з. и, ф-л ы, 6 ил.
ЫХ, Ф1,.ТВ,5Б,59, 77, 80,81, ЗФ,УЗ, У2 (Cj
3О
35 -л)
5<.(5ц . (г1забр878НИЕ ОТИС((.",%7:-1 К Г(= ;äÈO78)<НИК6
И 1!(0 81 ИСПОЛ1,Зова;(-.СЯ,г((-Я ПРИВМБ i!I П(Р8дачи информации, <18ЛЬ ИЗОбреТЗН(г(Л ЛОВЫШ6НИ8 ПОМВхоустойчивасти.
На фиГ, 1-5 приВедена (:Tpi(f<: (урная электрическая схема предлагаемо(-с(ус)-ро!Аства; нг фиг. 8 — схема (блока Вь(числения априарнсй вероятности, ) c7pGAc7BQ (=Gp<3j) @511 5710K 1 фазавой гвтаподстройки несущей Il TBItTGBQA частот
-8НЕратор 2 ОПОР(-(ЫХ С(г(Г),ала(, ПЕРВЫЙ-Четвертый перемножители ". 6, первый-четвертый ле(тегратары 7- Ii("ервый-четвертый инверторы 11-14. Первый, второй блоки 15 и
18 нелинеЙнОГО суммироес1ния, п8рвыЙ чет"
БертЫЙ(бЛОКИ 17-20 IBpeji):..Xiг ., ЗтарОЙ, трЕтий, первый-четвер..ый;:умматары 21-24
fl8p8bi A-четвертыЙ в "-I(1 éT B76((I ff 25-28, I "fеа вый-четвертый преобразователи 29-32 сигнала, пятыЙ, шестаg. :Бычитатели 33 и 34, первый-четвертый вычислители 35-38 априорной вероятна(:ти. седьмой, Восьмой, Одиннадцатый, де8надцатый, десятый, де вятый вычитатели 39-44, первый, второй палусумматоры 45 и 4(:j и 1Tьlи шестОЙ блоки 47 и 48 задержки, пятый, шестой сумматоры 49 и 50, пятыЙ, шестой преобразователи 51 N 52 сигна )B, c6pbMGA, Восьмой сумматаоы 53 и 541, Tp87_#_lii 1)ол<г<."уMMBTop 55
f)я7ый-Восьмой Bbl !Mc)II!f (8 lи 08 59 Bop14(3p
IGA вероятности, Tj)l IIHB,вцатый, H8Tblp IадЦаТЫ(Й, СРМНВДЦЭТ. зlй, BOC6MНБДЦЯТЫЙ, Lf) 8c7HBP L4BTbl(A, (- g7l" B(4L(,B I bi I!I вычитс(тели
6С-65, ч(етвертый(, пят. Iй г(олусу(лматсры бб и с(7, седьмой, восьмой б(оки 88 л 69 за,цер)хки, девятый, Деся гыи умматоры 7О-71, се(4bMOA, BocbMQA п()(БО(. (оазаватели 72-13 сиГнала, ОДиннаДЦатый, ДВ8наДЦсп ЫЙ ОУ(лма,opbl )4 и 75, .шестой полусумматор 76, 080Âû É-чет Берт и е ычкслители 77-<(О, Седь((ОИ Г1 OJI (/СУММВ I О (j Ý j ТОЙ Н ВР Ца I Ь(И,. четырнадц<аты(л су<г мат(.),зы 8, .::, 8.":(, ДЯБВT над(4атыи., двадцс7 I)1 BL читат .:(ли с -! и 80, Девятый, .Десятый блоки "5 и 87 заде()жк(л, пятнаДЦатый, J8Lст(-I p,!4BTblA c IM!BTopbf 88 и 89 семнадцатый; восемнадцатый сумматоры 90 и 91, васьмаи, девятый полусуммаTGPbI 92 и 93, Две(Я: не(д(4атый, ДВБДЦс(7ый сумматорь! 94 и 95, Одиннадцатый-четырН а Д Ц с(Т Ы и б Л О кИ (<)" . г 9 З с(18 р Ж 1< И, ДЕ с(/) Ц 37 Ь ш8стаЙ с< /ммато(1 i (.,<д, ДББДЦа ь (80 3(яй, (4вадца ГЬ ()тара((ург!F!((-г(((.(Ы 11)((-1 (: г)я 71,1 Лсе()ьмой, шестоЙ инверторы i 03 1(15..!4ÂB(4 цатЬтрЕтИй, дВадца Гс < iBTB<3pTL4!i Су(."IBTOpb() ()8 и 1()7, 44вацца-1> .".1 ВI-1Й Бычита.(ел1- j (88
ДВВДЦБТЬ СВДЬМО(Л С)(ММБТGР 1 (.(9., ДБВД (ать
ВОсьмОЙ СУMMBTGP (1(), .Цес)ДЦБТЬ Втоосй Бычита (ель 1 (i, ДВВ тть (г), P<. .(.,"ßTbII) пРБООсРазаватели 11 il2 и 113 сигчг(18, Два„.,цат,= то(-"ил
А (Бь.чигатель 114, -BocbMGA инвертор 1 j5, двадц ть ятый сумматор 116, решающий блок 117, блоки Вычисления априорной вераятнасTI!I содер)f
125, преобразователи 126 сигнала, третий, первый, Второй сумматоры 127-129.
Устройство работает следу)ощим обраЗОМ.
Входной сигнал y(t) = Sj(t)+ n(t), ) = 1,8, представляет собой аддитивную смесь сигналов Sj(t) c выхода модулятора, обеспечиBBIQL(46i.0 (М модуляцик) с непрерывой фазой (НФМ), Дл(лтельность которых Т и белого гауссового шума n(t) co спе(ктральной плотностью мощности К. НФМ ЧМ модулятор представляет собой последовательно соедлненнь(е предмодуляторный фильтр и
ЧМ модулятор. На вход КФ(<л модулятора поступает последовательность противоположных информационных сигналов, длительность xoTopbix равна Т, а номер определяегся Блдом передаваемой HH
Ч1А модуляtopB) определяется сверткой сигнала 81 (((и импульсного Отклика фильтра
9(-) г1 (t ) =-- 81 (t ) g (Т вЂ” t ) (j Т, о длительное)ь сигналов I I(t) равна Т+ Тg, если
Tg — длительность импульсного отклика передмодуляторного фильтра. Проходя через предмадулятарн ый фильтр, информационные сигналь1 растягиваются Во времени, что приводит к появлению межсимвольной интерференции. При ограничении импульсного отклика временем T лнтерферируют 0 *
Талька coc()pH e ci!I;;iалы S((A Si (t + T). TBким Образом, при подаче HIB вход фильтра
ПОСЛВДОВс(ТВЛЬНОСТИ ИНфСРМВЦИОННЫХ СИГналов -I* на его выхо(е присутствует последовательность сигi- алов, искаженных межсимвольной инTcp*!1 еренцией. Поскольку интерферируют толька два соседних информационных сигна!B Sj (t), то число различных сигналов на Выходе предмодуля2
7opHo(0
=8, а Вид сигнала определяется начальной фазой и Видом информационного перехода, =спи К-й информационнь(й сигнал имел значение +1(- l,, соответствующие ему сиг1690211
10 числителя, первым входом девятнадцатого сумматора и первыми входами восьмого и девятого полусумматоров, а выход первого инвертора соединен с первым входом второго блока нелинейного суммирования, с первым входом второго вычислителя априорной вероятности, первым входом двенадцатого вычитателя, первым и вторым входами третьего, первым и вторым входа-. ми шестого и первым входом седьмого вычислителя априорной вероятности, а выход второго интегратора соединен с входом второго блока задержки, с вторым входом первого блока нелинейного суммирования, третьим входом первого, вторым входом второго, вторым входом четвертого и вторым входом пятого вычислителя априорной вероятности, первым входом семнадцатого вычитателя, вторым входом седьмого и третьим входом восьмого вычислителей априорной вероятности, вторым входом седьмого полусумматора, первым входом третьего вычислителя и вторым входом девятого полусумматора и первым входом двадцатого сумматора, а выход втсрого инвертора соединен с вторым входом второго блока нелинейного суммирования, с третьим входом второго, третьим входом третьего, третьим входом четвертого, третьим входом пятого и третьим входом шестого вычислителей априорной вероятности, первым входом восемнадцатого вычислителя, третьим входом седьмого вычислителя априорной вероятности, первым входом второго вычислителя, первым входом четырнадцатого сумматора и вторым входом восьмого полусумматора и вторым входом третьего вычислителя, причем выход третьего интегратора соединен с входом третьего блока задержки, третьим входом первого блока нелинейного суммирования, четвертым входом второго, четвертым входом третьего, четвертым входом четвертого, четвертым входом пятого, четвертым входом шестого и четвертым входом седьмого вычислителей априорной вероятности, вторым входом восемнадцатого вычитателя, вторым входом второго вычислителя, вторым входом тринадцатого сумматора, третьим входом седьмого полусумматора, третьим входом третьего и вторым входом четвертого вычислителя, третьим входом восьмого полусумматора и вторым входом двадцатого сумматора, а выход третьего инвертора соединен с третьим входом второго блока нелинейного суммирования, четвертым входом первого, пятым входом второго, пятым входом четвертого и пятым входом пятого вычислителей априорной вероятности, вторым входом семнадцатого вычитатены соответственно с первыми входами пятого и шестого вычитателей, выходы которых
55 соединены соответственно с первыми входами пятнадцатого и шестнадцатого сумматоров, а выходы первого и четвертого вычитателей через первый и четвертый преобразователи сигнала соединены с вторыми входами пятого и шестого вычитателей, а
50 ля, пятым входом седьмого и чегвертым входом восьмого вычислителей априорной вераятности и третьим входом девятого полусумматора, а выход четвертого интегратора соединен с входом четвертого блока задержки, четвертым входом первого блока нелинейного суммирования, шестым входом второго вычислителя априорной вероятности, вторым входом двенадцатого вычитателя, пятым и шестым входами третьего, пятым и шестым входами шестого и пятым входом седьмого вычислителей априорной вероятности, третьим входом второго вычислителя, четвертым входом седьмого полусумматора, вторым входом четырнадцатого сумматора, вторым входом девятнадцатого сумматора и четвертым входом восьмого полусумматора, а выход четвертого инвертора соединен с четвертым входом второго блока нелинейного суммирования, пятым и шестым входами первого вычислителя априорной вероятности, вторым входом одиннадцатого вычитателя, шестым входом четвертого, шестым входом пятого и пятым и шестым входами восьмого вычислителей априорной вероятности, третьим входом первого и третьим входом четвертого вычислителей и четвертым входом девятого полусумматора, а выходы первого и четвер-ого блоков задержки соединены соответственно с первыми входами первого и четвертого с мматоров и первыми входами второго и третьего вычитателей; выход перього блока нелинейного суммирования соединен с первыми входами второго и третьего сумматоров, вторые входы которых соединены с выходами второго и третьего блоков задержки соответственно, причем. выходы второго и третьего сумматоров соединены соответственно с вторыми входами второго и третьего вычитателей, а вторые входы первого и четвертого сумматоров соединены с выходом второго блока нелинейного суммирования, причем первые входы первого . четвертого вычитателей соединены соответственно с выходами первого и четвертого сумматоров, а вторые входы первого и четвертого вычитателей соединены с выходами второго и третьего блоков задержки соответственно, причем выходы второго и третьего вычитателей через второй и третий преобразователи сигнала соедине4690211 2О 3 выход первого преобразователя сигнала соединен с первым входом седьмого сумматора, выход второго преоорэзователя сигнала соединен с четвертым входом восьмого сумматора, выход третьего преобразователя сигнала соединен с четверть4М входом одиннадцатого сумматора, а Bыход четвертого преобразователя сигнала:оединен с первым входом двенадцатого сумматора, первые выходы первого, .четвертого, пятогс и восьмого вычислителей априорной вероя;. ности соединены соответственно с первы4чи входами седьмого вь,читателя, девятого
ВЫЧИТЭТЕЛЯ, ТРИНЕ4ДЦЭТОГО ВЫЧИТЭТЕЛЯ И пятнадцатого вычитателя, B также соответственно с первыми входами первого полусумматора, второго и олусумматора., четвертого и пятого полусумматоров, вто рые входы которых соединены CQGTeercтвенно с первыми выходами второго, третьего, шестого и седьмого вычислителей априорной вероятности СQGTBBTcTBBHHQ, BTOPbl8 ВЫХОДЫ ВТОРОГО, ТРВТЬВГО, LUBC l Oi 0 И седьмого вычислителей априорной вероя,ности соединены соответственно с первььми .входами восьмого, десятого, четырнадцатоr0 B-,û÷Mòàò8ëåé, вторые входы которых соединены соответственно с вторыми выходами первого, четвертого, г4Ятого и восьмого вычислителей априорной вероятности, выходы восьмого, десятого, четырнадцатого и шестнадцатого вычитатеJI8M через пятый, шестОЙ, девятый M десятЫЙ сумматоры соотВетственнО соединен ы с
ВХОДЭМИ ПЯТОГО, ШЕСТОГО, 08ДЬМОГО, И BOCbмого преобразователей сигнала, Выходы которых соединены cQGTB8TcTBBHHG с вторыми входами седьмого и восьмого сумматоров, ВЫХОДЫ KÎTÎPblX СОВДИНЕНЫ С ПВРВЫМ И BTQрым входами третьего полусуммэторэ M соответственно с вторыми входами одиннадцатого и двекадцэт4зго сумматоров, выходы которых соединены соответственно с входами шестого пог4усум4чатора, причем
ВыхОд Одиннадцатого вычитэтеля через пятый блок задержки соеди448Н с вторым входом пятого сумматора, э выход двенадцатого вычитателя через шестой блок задержки соединен с. вторым входом шестого сумматора, а выход семнадцатого вычитэтеля через седьмой блок задержки соединен с вторым входом девятого сумматора, выход восемнадцатого вычитателя через восьмой блок задержки соединен с вторым входом дес44того сумматора, rlpM÷8ì
ВыхОды первоГО, ВторОГО и четвертОГО и пятого полусумматоров соединены соответственно с третьими Входами седьмого, восьмого, одиннадцатого и двенадцатого сумматоров соответствен4-40. а выходы седьМОГО, девятоГО, тринадцэтОГО и пятнадцатого вычитателеЙ соединены coQTBBTGTBel HQ c первыми вхОдами двадцать первОГО и двадцать третьего и соответственно двадцать второго и двадцать четвертого сумматоров, причем первые выходы второго и третьего, а также шестого и седь . .ого вычислителей априорной Вероятности соединены соответcTB8HHG с четвертым и пятым входами BTQрого вычислителя M соответственно четвертым и пятым входами четвертого вычислителя, а первые выходы первого и четB8pTGl0, Э Также ПЯТОГО К ВОСЬМОГО
Вычислителей эприорнОЙ взрОятности с08динены соответственно с чертвертым и пятым входами Второго и третьего вычислителей, а Bblxop,bi третьего M шестого полусумматоров через восьмой инвертор
СОЕДИНВНЫ CQOTBBTCTBGHHQ C ПЕРВЫМ И BTOрым входами двадцать седьмого. сумматора. выход которого соединен с Входом решающего блока, причем выходь4 rlepBorQ и второго Вычислителей соединены с первым и вторым вхсдами девятнадцатого вычитат=ля, а выходы третьего и четвертого Вычислителей соединены соответственно с первым и вторым входами двадцатого вычитателя, а выход седьмого полусумматора соединен с вторыми входа.4и пятнадца,ого и шестнадцатого сумматоров, третьи входы которых соединень4 соогветственно с девятым и десятым блоками задержки, вход котсрогo с0единен соответственно с Bbiõoäàìû тринадцатого и четырнадцатого сумматоров, а ВЬ4ходь4 пятнадца ого и шестнадцатого сумматоров соединень4 с первыми входами семнадцатого и восемнадцатого сумматоров, вторые входы которых соединены соответственно с выходами девятнадцатого и двадцатого Вычитателей, а Bbixopb. соединены с первыми BYQéàìè двадцать первого и двадцать второ-о вычитателей соОтветственно, причем выходы девятнадцаТОГО И ДВЭДЦЭТОГО СУМMBTOPQB ЧЕРВЗ одиннадцатый и четырнадцатый блоки задержки соединен ы с вторыми входами двадцать первого и двадцать второго сумматоров, выходы одиннадцатого и четырнадцатого блоков задержки соответственно через ri."ITI.Ié и шестой инверторы е. оединень; с вторыми входами двадцать тоеть8ГО и двадцать четвертОГО сумматорОВ, третьи BxG,.ы которых соединены с выходом шестого инвертора. вход которого соединен с выходом двадцать восьмого сумматора, а выходы соединены с первыми входами двадцать седьмого 4 4 двадцать сумматоров coQTBBTcTB8HHG, вторые входы которых соединены соответственно с выходами двадцать первОГО и дВэдцагь BTQp04 Q вычитателей., а выходы - врез соответственно девятый и десятый блоки -ial;:è-içi HD!À обработки соединены с первым и вторым входами двадцать третьего вычитателя, выход которого соединен; третьим входом 5 двадцать пятого сумматора, а выходы восьмого и девятого полусумматоров через двенадцатый и тринадцатый блоки задержки соответственно соединены с первым и BTGрым входами двадцать шестого сумматора, 10 выход двадцать восьмого сумматора соединен с третьими входами двадцать первого и двадцать второго. сумматоров, выходы которых соответственно соединены с вторыми входами двадцать первого и двадцать вто- 15 рого вычитателей.
2. Устройство по и, 1, отл и ч а ю где ес я тем, что блок вычисления априорной вероятности содержит первый, .торой блоки вычисления нелинейного суммирования, 20 первый — четвертый бло ;.ê задержки, полусумматор, вычитатель, преобоазователь сигнала и первый — третий сумматоры, причем в .;вы блоков вычисления нелинейнoro сумь .",роваипя являются соответстьечно вторым, третьим, четвертым и пятым входами бло .ы вычисления априорной вероятности, а в .оды первого и второго блоков задержки являются первь м и шестым входами блока вычисления априорной вероятности, oo- выходы третьего сумматора и блока нелинейной обработки являются первым и вторым входами блока вычисления априорной вероятности, а выходы первого и второго блоков вычисления нелинейного суммирования соответственно через третий и четвер-.ь. блоки задержки соединены с первая:л входами первого и второго сумматоров, вто,:.-. ые входы которых соединены соответи ве,-па с выходами первого и второго блоков =.ÿдержки, а выходы сумматоров соединены соответственно с входами полусумматора и вычитателя, выход блока нелиней":о". обработки соединен с первым входом третьего сумматора, второй вход которого саед нен с выходом полусумматора, 1690211
r с /с6
1690211
Составитель Н.Лазарева
Техред М.Моргентал Корректор М.Шароши
Редактор О.Хрипта
Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101, Заказ 3827 Тираж Подписное
ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР .) 113035, Москва, Ж 35, Раушская наб., 4/5