Устройство для контроля микропроцессорной системы

Устройство для контроля микропроцессорной системы

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и может быть использовано при построении надежных микропроцессорных систем и микроЭВМ. Цель изобретения - расширение функциональных возможностей за счет обеспечения контроля переходов от команд всех типов и сокращение аппаратурных затрат. Поставленная цель достигается путем введения в устройство первой 5, второй б, третьей 7 схем свертки

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУбЛИК (я)5 G 06 F 11/00

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

° 4 О 3 с

О

О (21) 4780948/24 (22) 09.01.90 (46) 23.12,91. Бюл. М 47 (72) Н.Ф.Сидоренко, M.Ï.Òêà÷åe, В.Ю.Пикин, Б.В.Остроумов, Г.Н.Тимонькин, С.Н,Ткаченко и В.С,Харченко (53) 681.3 (088.8) (56) Авторское свидетельство СССР

М 862144, кл. G 06 F 11/00, G 06 F 15/00, 1980.

Авторское свидетельство СССР

М 1287161, кл. G 06 F 11/00, 1985.

„„SU „„1700558 А1 (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ МИКРОПРОЦЕССОРНОЙ СИСТЕМЫ (57) Изобретение относится к вычислительной технике и может быть использовано при построении надежных микропроцессорных систем и микроЭВМ. Цель изобретения— расширение функциональных возможностей за счет обеспечения контроля переходов от команд всех типов и сокращение аппаратурных затрат. Поставленная цель достигается путем введения в устройство первой 5, второй 6, третьей 7 схем свертки

1700558 по модулю и, Устройство также содержит накапливающий сумматор 2,схему 3 сравнения, дешифратор 4 кодов команд, элементы И 8 и 9, элементы ИЛИ 10 и 11, триггер

12 и блок 13 фиксации ошибки, Сущность изобретения состоит в расширении функциИзобретение относится к вычислительной технике и может быть использовано при построении надежных микропроцессорных систем и микроЭВМ.

Известен микропрограммный процессор, содержащий операционный блок, блок памяти микрокоманд, регистр микрокоманд, регистр адреса, регистр кода операций, первый и второй узлы ветвления, блок сопряжения с 03У, сумматор приращений, счетчик микрокоманд, дешифратор, узел проверки нуля, узел проверки единицы, первый — четырнадцатый элементы И, первый — третий триггеры, первый — седьмой элементы ИЛИ,, первый — четвертый элементы

НЕ, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ.

Недостатками данного устройства являются узкие функциональные возможности и большие аппаратурные затраты.

Известен также микропрограммный процессор с контролем, содержащий операционный блок, блок памяти микрокоманд, регистр микрокоманд, два регистра адреса, регистр кода операций, блок сравнения, триггер фиксации сбоя, двенадцать элементов И, пять элементов ИЛИ, два элемента

НЕ, элемент задержки, триггер признака, сумматор по модулю 2, Недостатками данного устройства также являются узкие функциональные возможности и большие аппаратурные затраты.

Наиболее близким из известных устройств к предлагаемому изобретению по технической сущности и достигаемому положительному эффекту является устройство для контроля микропроцессорной системы, которое содержит первый — третий регистры операндов, первый и второй буферные регистры адреса, первый — третий блоки сравнения, счетчик команд, первый и второй сумматоры, формирователь сигналов опроса, коммутатор, первый и второй триггеры управления, триггер отказа, формирователь константы, первый — шестой элементы И, дешифратор кода операции, первый-четвертый элементы ИЛИ. Единичный выход первого триггера управления соединен с первым входом первого элемента И, выход ональных возможностей устройства за счет обеспечения контроля переходов к последующим каналам от команд всех типов и сокращении аппаратурных затрат за счет организации контроля адресов по модулю, 5 ил, первого элемента ИЛИ соединен с первым входом второго элемента И, выход третьего элемента И соединен с первым входом второго элемента ИЛИ. Первые входы с перво5 го по третий блоков сравнения и информационные входы первого и второго буферных регистров адреса подключены к входу адреса устройства для подключения к адресному входу контролируемой микро10 процессорной системы, Информационные входы с первого по третий буферных регистров операндов подключены к входу данных устройства для подключения к информационному выходу

15 контролируемой микропроцессорной системы. Первые входы третьего и четвертого элементов И, входы синхронизации второго буферного регистра адреса и первого триггера управления и первый синхровход фор20 мирователя сигналое, опроса подключены к входу управления устройства для подключения к выходу синхронизации контролируемой микропроцессорной системы, Вторые входы первого и третьего элементов И и ин25 версный вход четвертого элемента И Ilop, ключены к входу управления устройства для подключения к выходу состояния контролируемой микропроцессорной системы, Входы синхронизации с первого по третий

30 буферных регистров операндов и первый разрешающий вход формирователя сигналов опроса подключены к входу управления устройства для подключения к выходу разрешения ввода контролируемой микропро35 цессорной системы. Разрешающий вход первого буферного регистра операндов, второй вход второго элемента И и второй разрешающий вход формирователя сигналов опроса подключены к входу управления

40 устройства для подключения к выходу реализации цикла чтения кода команды контролируемой микропроцессорной системы.

Тактовый вход устройства подключен к второму входу четвертого элемента И, к

45 третьему входу третьего элемента И, к второму синхровходу формирователя сигналов опроса и входу синхронизации триггера отказа. Выход первого буферного регистра

1700558

10

45

55 операндов соединен с входом дешифратора кода операции, выходы которого соединены с входами первого элемента ИЛИ, выход которого соединен с Я-входом второго триггера управления и разрешающим входом второго буферного регистра адреса, Выход последнего соединен с первым входом первого сумматора, второй вход которого соединен с входом формирователя константы, соединенного информационным входом с выходом второго триггера управления. Разрешающий вход формирователя константы подключен к входной шине единичного потенциала устройства, а выход первого сумматора соединен с вторым входом втброго блока сравнения, выход которого соединен с первым информационным входом коммутатора.

Выход третьего элемента И соединен с первым входом третьего элемента ИЛИ, выход которого соединен со счетным входом счетчика команд, с прямым входом пятого элемента И и R-входом второго триггера управления. Выход четвертого элемента И соединен с вторым входом третьего элемента

ИЛИ, вторым входом второго элемента ИЛИ и первым входом шестого элемента И, выход которого соединен с первым информационным входом формирователя сигналов опроса, Выход счетчика команд соединен с инверсным входом пятого элемента И и первым входом второго сумматбра, второй вход которого соединен с выходом первого буферного регистра адреса, вход синхронизации которого соединен с выходом пятого элемента И. Выход второго элемента И соединен с Р-входом первого триггера управления, выход которого соединен с первым управляющим входом коммутатора и вторым входом шестого элемента И, выход которого соединен с вторым информационным входом формирователя сигналов опроса и первым входом четвертого элемента

ИЛИ, выход которого соединен с входом сброса счетчика команд.

Первый — пятый выходы опроса формирователя сигналов опроса соединены соответственно с вторым управляющим входом коммутатора, третьим управляющим входом коммутатора, разрешающим входом второго буферного регистра операндов, разрешающим входом третьего буферного регистра операндов и вторым входом четвертого элемента ИЛИ, Выходы второго и третьего буферных регистров операндов соединены с вторым входом первого блока сравнения, выход которого соединен с вторым информационным входом коммутатора. Выход второго сумматора соединен с вторым входом третьего блока сравнения, выход которого соединен с третьим информационным входом коммутатора. Его выход соединен с 0-входом триггера отказа, выход которого является выходом отказа устройства, а выход второго элемента ИЛИ соединен с четвертым управляющим входом коммутатора.

Недостатками данного устройства являются узкие функциональные воэможности, так как в нем не обеспечивается контроль правильности выполнения таких команд условных переходов, для выполнения которых требуется неизменное число тактов, не зависящее от значения проверяемого условия (команд типа JXX), контроль правильности выполнения команд безусловных переходов (JMP, CALL) и команды вызова подпрограммы (RSTN), большие аппаратурные затраты.

Целью изобретения является расширение функциональных возможностей путем обеспечения контроля переходов от команд всех типов и уменьшение аппаратурных затрат.

Поставленная цель достигается следующим. Устройство содержит накапливающий сумматор, схему сравнения, триггер, дешифратор кодов команд, два элемента И, два элемента ИЛИ, блок фиксации ошибки.

Первый вход первого элемента соединен с первым разрядом входа устройства для подключения к шине данных контролируемой микропроцессорной системы. Второй вход первого элемента И соединен с входом устройства для подключения с выходом синхронизации упомянутой системы. Третий вход первого элемента И, первый вход второго элемента И и синхровход триггера соединены с тактовым входом устройства.

Для достижения поставленной цели в устройство введены три схемы свертки по модулю и. Первый, второй и третий входы первой схемы свертки по модулю и соединены с шиной нулевого потенциала устройства, а четвертый, пятый и шестой входы— соответственно с первым, вторым и третьим разрядами входа устройства для подключения к шине данных контролируемой системы. Группа выходов первой схемы свертки по модулю и соединена с первой группой информационных входов накапливающего сумматора. Вход дешифратора кодов команд подключен к входу устроиства для подключения к шине данных контролируемой системы, его первый и второй выходы — к первым входам первого и второго элементов ИЛИ, а третий выход — к вторым входам первого и второго элементов ИЛИ. Их выходы соединены соответственно с первым и вторым разрядами второй группы информа1700558 ционных входов накапливающего сумматора, третий — m-й раряды второй группы информационных входов которого соединены с шиной нулевого потенциала устройства, Четвертый выход дешифратора кодов команд соединен с управляющим входом накапливающего сумматора, Выход первого элемента

И подключен к информационному входу триггера. Группа входов и группа выходов второй схемы свертки по модулю и соединены соответственно с входом устройства для подключения к шине адреса контролируемой системы и с первой группой входов схемы сравнения. Ее выход подключен к информационному входу блока фиксации ошибки. Вход начальной установки устройства соединен с входами начальной установки триггера блока фиксации ошибки накапливающего сумматора, группа выходов которого соединена с группой входов третьей схемы свертки по модулю и, группа выходов которой подключена к второй группе входов схемы сравнения. Выход триггера соединен с вторым входом второго элемента И, выход которого подключен к входам синхронизации накапливающего сумматора и блока фиксации ошибки, выход которого является выходом. устройства.

На фиг. 1 представлена функциональная схема устройства для контроля микропроцессорной системы; на фиг, 2 блок-схема дешифратора кодов команд; на фиг. 3 — блок-схема накапливающего сумматора; на фиг. 4 — схема блока фиксации ошибки; на фиг. 5 — временные диаграммы работы устройства. устройство содержит контролируемый микропроцессор 1, накапливающий сумматор 2, схему 3 сравнения, дешифратор 4 кодов команд, первую 5, вторую 6 и третью

7 схемы свертки по модулю и, первый 8 и второй 9 элементы И, первый 10 и второй 11 элементы ИЛИ, триггер 12, блок 13 фиксации ошибки, На схеме (фиг, 1) обозначены выход 14 схемы 3 сравнения, выход 15 элемента И 8, прямой выход 16 триггера 12, шины 17 и 18 адреса и данных соответственно, часть 19 шины данных, включающая разряды 03, D4, 05 шины данных 18, первый 20, второй 21, четвертый 22 и третий 23 выходы дешифратора кодов команд И, выход 24 разряда D5 шины 18 данных, выход 25 разряда синхронизации шины управления микропроцессора 1, первый„.m-й выходы 26.1 —.„26в второй 6 схемы свертки по модулю и, первый...m-й выходы 27.1...27m накапливающего сумматора 2, первый.„m-й выходы

28,1...28m третьей 7 схемы свертки по модулю и, первый...m-й выходы 29,1...29m первой 5 схемы свертки по модулю и, выход 30 второго 9 элемента И, первый 31 и второй 32 входы устройства, выход 33 устройства.

5 На фиг. 2 — 4 приведены элементы 34—

255.

Первый вход первого 8 элемента И соединен с выходом разряда D 5 шины 18 данных микропроцессора, второй вход первого

10 8 элемента И соединен с выходом 25 сигнала SYNC микропроцессора 1, Третий вход первого 8 элемента И, первый вход второго

9 элемента И, синхровход триггера 12 соединены с входом тактовых импульсов пер15 вой фазы Ф1 микропроцессора, который является первым 31 входом устройства. На первый, второй, третий входы первой 5 схемы свертки по модулю и поданы сигналы

"Лог. О", а четвертый, пятый, шестой входы

20 соединены соответственно с разрядами 03, 04, 05 шины данных 18 микропроцессора, Первый 29.1...m-й 29 m выходы первой

5 схемы свертки по модулю и соединены с первой группой информационных входов

25 D1„.0m накапливающего сумматора 2 соответственно. Входы дешифратора 4 кодов команд соединены с шиной 18 данных микропроцессора, первый 20, второй 21 выходы дешифратора 4 кодов команд соедине30 Hbi с первыми входами первого 10 и второго

11 элементов ИЛИ соответственно. Третий

23 выход дешифратора кодов команд соединен с вторыми входами первого 10 и второго

11 элементов ИЛИ, выходы которых соеди35 нены соответственно с первым А1 и вторым

А2 входами второй группы информационных входов A1...Am накапливающего сумматора 2.

40 На входы АЗ.„Am второй группы информационных входов A1„Am накапливающего сумматора поданы сигналы "Лог, О", Четвертый 22 выход дешифратора 4 кодов команд соединен с управляющим входом накапли45 вающего сумматора 2. Выход 15 первого 8 элемента И .соединен с информационным входом триггера 12. Входы с 1 по 16 второй

6 схемы свертки по модулю и соединены с .одноименными разрядами шины 17 адреса

50 микропроцессора. Первый 26.1...m-й 29п выходы второй 6 схемы свертки по модулю п соединены соответственно с первой группой входов А1...Am схемы 3 сравнения, выход 14 которой соединен с первым входом

55 блока 13 фиксации ошибки. Вход 32 начальной установки микропроцессора является вторым входом устройства и соединен с входами R начальной установки триггера 12 и накапливающего сумматора, а также с вторым входом блока 13 фиксации ошибки.

1700558

Выходы с первого по m-й 27.1...27m накапливающего сумматора 2 соединены соответственно с первым ...m-м входамитретьей 7 схемы свертки по модулю и, первый ..,m-.é выходы 28.1...25m которой соеди- 5 нены с второй группой входов В1...Вm схемы сравнения 3 соответственно. Выход

16 триггера 12 соединен с вторым входом второго 9 элемента И, выход 30 которого соединен с входом синхронизации накапли- 10 вающего сумматора 2 и третьим входом блока 13 фиксации ошибки, а выход блока 13 фиксации ошибки является выходом устройства, Устройство работает следующим обра- 15 зом.

Все команды микропроцессора, например КР580ИКЗОА, по способам адресации можно разделить на линейные команды (не задающие ветвлений в программе), коман- 20 ды условного перехода с непосредственной или стековой адресацией и команды безусловного перехода с непосредственной, стековой и косвен но-регистровой (нея в ной) адресацией. Есть также команда обработки 25 прерываний RST, которая относится к командам безусловного перехода, но отличается тем, что адрес следующей за ней команды определяется значениями ее третьего — пятого разрядов. 30

По количеству байтов все эти команды можно разделить на однобайтные, двухбайтные и трехбайтные.

В предлагаемом устройстве контроль переходов между командами осуществляет- 35 ся путем сравнения не самих значений фактического и предполагаемого адресов команд, а их сверток по модулю п. Свертка по модулю и фактического адреса получается путем подачи кода фактического адреса 40 команды с шины адреса на входы схемы свертки по модулю и.

Чтобы получить свертку по модулю и предполагаемого адреса, используется следующий подход. По коду команды определя- 45 ется адрес перехода, который зависит от того, какая была текущая команда: однобайтная, двухбайтная, трехбайтная или команда

RST. Адрес новой команды определяется. адресом текущей команды, увеличенным на 50 единицу, если текущая команда однобайтная, увеличенным на двойку, если текущая команда двухбайтная, и увеличенным на три, если команда трехбайтная. После этого необходимо найти свертку по модулю и от 55 полученной суммы, чтобы затем сравнить ее со сверткой по модулю и кода фактического адреса, Если же выполняется команда RST, то необходимо получить свертку по модулю и адреса следующей команды, подав на входы схемы свертки значения нулевого-пятого разрядов, кода команды (OONNN000). причем значения первых трех разрядов должны быть равны нулю.

Для обеспечения нормальной работы устройства необходимо при кодировании адресов, команд, следующих за командами условных и безусловных переходов, обеспечить выполнение условия: адрес каждой команды, следующей после команды условного и безусловного перехода, незави. симо от значения проверяемого логического условия должен иметь код свертки по модулю и, равный (Х+3) modn, где Х--остаток по модулю и, соответствующий свертке адреса, команды условного или безусловного перехода, которая всегда имеет три байта, кроме команды RSTN.

Особенность реализации данного подхода заключается в том, что для получения резул ьтирую щей свертки по модулю и и редлагаемого адреса команды используется не сам ее адрес, а свертка по модулю адреса предыдущей команды и его приращения, Перед началом работы на вход 32 устройства подается сигнал высокого уровня длительностью не менее трех периодов тактовой частоты микропроцессора 1. Этим сигналом микропроцессор устанавливается в исходное состояние, следовательно, в исходное нулевое состояние устанавливаются триггер 12 устройства и триггер блока 13 фиксации ошибки, а также. накапливающий сумматор 2. После этого в микропроцессоре начинается такт Т1 машинного цикла М1 выборки команды, Машинный цикл М1 сопровождается выдачей сигнала SYN в такте

Т1. При этом на шину 18 данных микропро цессора выдается слово состояния микропроцессора, в котором разряд 05 в цикле

М1 равен единице, а во всех остальных циклах — нулю. При появлении на входах элемента И 8 единичных значений сигнала

SYNC, тактового импульса первой фазы Ф1 и разряда D5 слова состояния на вход триггера 12 подается "1", и по спаду синхроимпульса Ф1 триггер переходит в единичное состояние. Сигналом на своем прямом выходе триггер отпирает элемент И 9, В такте Т2 по переднему фронту импульса DBIN из ПЗУ в микропроцессор по шине

18 данных начинает выдаваться код выбираемой команды. Код команды поступает в дешифратор кодов команд, когорый оп ределяет, какой является текущая команда - од нобайтной, двухбайтной, трехбайтной или командой RST. Это необходимо для ого, чтобы определить код предполагаемого приращения адреса следрощ -.й кс> ..-;, ды.

1700558

Если команда является линейной однобайтной, то адрес следующей команды будет равен адресу предыдущей, увеличенному на единицу. При этом на выходе 20 дешифратора 4 кодов команд появится единица, которая через элемент ИЛИ 10 поступит на вход А1 накапливающего сумматора

2. На вход А2 накапливающего сумматора 2 поступает "0", так как на выходах 21 и 23 дешифратора 4 кодов команд нулевой сигнал. Таким образом, на входах А1 и А2 накапливающего сумматора 2 сформирован код приращения, равный единице (01), который сложится с содержимым накапливающего сумматора при появлении на его синхровходе 30 синхросигнала. Этот сигнал будет сформирован элементом И 9 при поступлении на его вход тактового импульса первой фазы Ф1 и единичного сигнала с триггера 12, Результат суммирования запоминается и выдается с выходов 27.1...27m накапливающего сумматора на входы схемы свертки 7 по модулю и, где образуется окончательная свертка по модулю и предполагаемого кода адреса следующей команды.

Третья 7 схема свертки по модулю и необходима для того, чтобы парировать ситуацию, когда в результате некоторой последовательности поступления команд на выходах сумматора 2 появится код числа, значение которого больше или равно значению модуля и (например, n=3, а на выходе сумматора число (1Щ, Но так как свертка по модулю 3 числа равна "0", произойдет ложное несравнение адресов. Поэтому производится нахождение свертки еще раз.

Полученная свертка по модулю и предполагаемого кода адреса следующей команды поступает со схемы 7 свертки на входы схемы 3 сравнения, на вторую группу входов которой со схемы 6 свертки поступает свертка по модулю и фактического кода адреса. Адрес на входы схемы 6 свертки выдается с одноименных разрядов шины 17 адреса микропроцессора одновременно с выдачей слова состояния микропроцессора на шину 18 данных, В схеме 3 сравнения происходит сравнение сверток по модулю и кода предполагаемого адреса и фактического адреса следующей команды. В случае несравнения единичный сигнал с выхода схемы 3 сравнения поступает на информационный вход триггера блока 13 фиксации ошибки и переводит триггер в единичное состояние, На выходе 33 устройства появляется единица. что соответствует ошибке. Если же произошло совпадение сверток, то триггер блока 13 фиксации ошибки останется в нулевом состоянии.

Ф

Если выполняемая команда является линейной двухбайтной, то адрес следующей команды будет равен адресу текущей, увеличенному на два. При этом на выходе 21 дешифратора 4 кодов команд будет единица, а на выходах 20 и 23 нуль, и в. накапливающий сумматор 2 поступит код "Двойки" — 10, Далее алгоритм работы устройства аналогичен алгоритму работы при однобайтной команде, В том случае, когда текущая команда является линейной трехбайтной или командой условного или безусловного перехода (кроме команды RST), то, исходя из принятого ограничения на кодирование адресов, в соответствии с которым свертка по модулю п адреса любой из двух возможных последующих команд должна быть равна (X+3)modn, на выходе 23 дешифратора 4 будет "1", которая через элементы ИЛИ 10 и 11 в виде кода "11" поступит в накапливающий сумматор 2. Далее алгоритм работы устройства аналогичен алгоритму работы при однобайтной команде, В случае, если текущей командой является команда RST, на выходе 22 дешифратора 4 кодов команд появится единичный сигнал, который поступает на управляющий вход V накапливающего сумматора 2, подготавливая его к записи в него информации через входы 01...0m. Так как код адреса команды, выполняемой после команды RST, определяется кодом команды RST(ee третьим — пятым разрядами), то поступающие с шины 18 данных по шине 19 значения разрядов 03, 04, 05 кода команды RST, проходя через схему 5 свертки по модулю и, на первый, второй и третий входы которой постоянно поданы сигналы "Лог. 0", преобразуются в код свертки по модулю и адреса следующей команды. Этот код поступает с выходов схемы 5 свертки на входы 01...0m накапливающего сумматора 2 и записывается в него при появлении на его синхровходе синхросигнала. Код, который до этого был установлен на сумматоре 2, при этом стирается, После этого с выходов сумматора 2 код через схему 7 свертки выдается на входы схемы 3 сравнения, где происходит сравнение его с кодом свертки фактического адреса аналогично рассмотренному выше.

В последующих машинных циклах типа

М1, а также в циклах типа М8, М10 работа устройства продолжается по описанному выше алгоритму, При выполнении машинных циклов других типов (М2...М7, M9) контроль в устройстве не осуществляется, Сложность предлагаемого устройства (Cy) по Квайну (количеству входов элементов

И, ИЛИ) составляет 216 ед., а сложность

1700558 известного устройства (Си ) равна 274. Тогда выигрыш С по сложности предлагаемого устройства по отношению к известному составит а по количеству корпусов — 1,1.

Число команд, подвергающихся контролю, увеличивается в предлагаемом устройстве по отношению к известному íà 8%.

Формула изобретения

Устройство для контроля микропроцессорной системы, содержащее накапливающий сумматор, схему сравнения, триггер, дешифратор кодов команд, первый и второй элементы И, первый и второй элементы ИЛИ, блок фиксации ошибки, причем первый вход первого элемента И соединен с первым разрядом входа устройства для подключения к шине данных контролируемой микропроцессорной системы, второй вход первого элемента И соединен с входом устройства для подключения к выходу синхронизации контролируемой микропроцессорной системы, третий вход первого элемента И, первый вход второго элемента И и синхровход триггера соединены с тактовым входом устройства,отличающееся тем,что,с целью расширения функциональных возможностей путем обеспечения контроля rieреходов от команд всех типов и уменьшения аппаратурных затрат, оно содержит три схемы свертки по модулю и, причем первый, второй и третий входы первой схемы свертки по модулю и соединены с шиной нулевого потенциала устройства, четвертый, пятый и шестой входы первой схемы свертки по модулю и соединены соответственно с первым, вторым и третьим разрядами входа устройства для подключения к шине данных контролируемой микропроцессорной системы, группа выходов первой схемы свертки по модулю и соединена с первой группой информационных входов накапливающего сумматора, вход дешифратора кодов команд соединен с входом устройства для под5 ключения к шине данных контролируемой микропроцессорной системы, первый и второй выходы дешифратора кодов команд соединены соответственно с первыми входами первого и второго элементов ИЛИ, 10 третий выход дешифратора кодов команд соединен с вторыми входами первого и второго элементов ИЛИ, выходы которых сое.динены соответственно с первым и вторым разрядами второй группы информационных

15 входов накапливающего сумматора, третий — m-й разряды второй группы информационных входов которого соединены с шиной нулевого потенциала устройства, четвертый выход дешифратора кодов команд соединен

20 с управляющим входом накапливающего сумматора, выход первого элемента И соединен с информационным входом триггера, группа входов второй схемы свертки по модулю п соединена с входом устройства для

25 подключения к шине адреса контролируемой микропроцессорной системы, rpynna выходов второй схемы свертки по модулю п соединена с первой группой входов схемы сравнения, выход которой соединен с ин30 формационным входом блока фиксации ошибки, вход начальной установки устройства соединен с входами начальной установки триггера, накапливающего сумматора и блока фиксации ошибки, группа вы35 ходов накапливающего сумматора соединена с группой входов третьей схемы свертки по модулю и, группа выходов которой соединена с второй группой входов схе-, мы сравнения, выход триггера соединен с

40 вторым входом второго элемента И, выход которого соединен с входами синхронизации накапливающего сумматора и блока фиксации ошибки, выход которого является выходом устройства.

1700558

Фиг. 2

1700558

1700558

ФигА

Ф2

swee

7 0

Составитель Н,Сидоренко

Техред М.Моргентал Корректор Э.Лончакова с

Редактор О.Хрипта

Производственно-издательский комбинат "Патент", г. Ужгород, yn,Гагарина, 101

Заказ 4468 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5