Система отладки микропроцессорных устройств

Система отладки микропроцессорных устройств

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и может быть использовано при отладке программно-аппаратных средств микропроцессорных систем методом внутрисхемной эмуляции. Цель изобретения - повышение быстродействия системы за счет возможности реализации сложных логических условий остановов при отладке, а также обращений к отдельным заданным Изобретение относится к вычислительной технике и может быть использовано при отладке программно-аппаратных средств микропроцессорных систем методом внутрисхемной эмуляции. Целью изобретения является повышение быстродействия работы системы. На фиг. 1 приведена структурная схема системы; на фиг. 2-14-соответственно фунячейкам памяти, а не к массивам. Удобство отладки повышается за счет отказа от жесткого распределения памяти, а также прозрачности средств эмуляции для пользователя. Для достижения цели в систему введены следующие блоки с соответствующими связями: блок окончания цикла обмена, позволяющий инициировать очередной цикл обмена в системе; блок задания режимов эмуляции, позволяющий осуществлять связь с инструментальным комплексом; блок синхронизации обмена, формирующий необходимые для обеспечения работы системы управляющие сигналы; блоки выбора адреса л регистров адреса, позволяющие формировать сигналы управления выбором адреса, а также осуществлять обмен между шиной обмена и внутренней шиной данных; блок останова, формирующий сигналы останова при различных логических условиях, задаваемых пользователем. Система также содержит процессор, блок коммутации управляющих сигналов, блок синхронизации процессора, блок задания режимов обмена, блок регистров состояния, блок регистров адреса, блок коммутации данных. 5 з.п.ф-лы, 30 ил. 3 табл. кциональные схемы процессора, блока коммутации управляющих сигналов, блока окончания цикла обмена, Слока синхронизации процессора, блока задания режимов эмуляции, блока синхронизации обмена, блока выбора адреса, блока задания режимов обмена, второго блока регистров адреса , блока регистров.состояния, первого блока регистров адреса, блока останова, со с VI о о ел ел о

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (я)ю G 06 F 11/28

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4719071/24 (22) 17.07.89 (46) 23.12.91, Бюл. N 47 (71) Харьковское научно-производственное объединение по системам автоматизированного управления (72) С.Е.Баженов, А.В.Моченков, В.И.Однокозов, О,А,Сизоненко, Г.Н,Тимонькин, .С.Н.Ткаченко, В.В.Топорков и В.С.Харченко (53) 681.3 (088.8) (56) Циделко В.Д. и др. Проектирование микропроцессорных измерительных приборов и систем. — К.: Техника, 1984, с.156, рис,83.

Домнин С.Б. и др. Средства комплексной отладки микропроцессорных устройств.

М.: Энергоатомиздат, 1988, с.86, 96, рис.2.7. (54) СИСТЕМА ОТЛАДКИ МИКРОПРОЦЕССОРНЫХ УСТРОЙСТВ (57) Изобретение относится к вычислительной технике и может быть использовано при отладке программно-аппаратных средств микропроцессорных систем методом внутрисхемной эмуляции. Цель изобретения— повышение быстродействия системы за счет возможности реализации сложных логических условий остановов при отладке, а также обращений к отдельным заданным

Изобретение относится к вычислительной технике.и может быть использовано при отладке программно-аппаратных средств микропроцессорных систем методом внутрисхемной эмуляции.

Целью изобретения является повышение быстродействия работы системы.

На фиг. 1 приведена структурная схема системы; на фиг. 2 — 14 — соответственно фун,, SU „„1700559A1 ячейкам памяти, а не к массивам. Удобство отладки повышается за счет отказа от жесткого распределения памяти, а также "прозрачности" средств эмуляции для пользователя. Для достижения цели в систему введены следующие блоки с соответствующими связями: блок окончания цикла обмена, позволяющий инициировать очередной цикл обмена в системе; блок задания режимов эмуляции, позволяющий осуществлять связь с инструментальным комплексом; блок синхронизации обмена, формирующий необходимые для обеспечения работы системы управляющие сигналы; блоки выбора адреса и регистров адреса, позволяющие формировать сигналы управления выбором адреса, а также осуществлять обмен между шиной обмена и внутренней шиной данных; блок останова, формирующий сигналы останова при различных логических условиях, задаваемых пользователем. Система также содержит процессор, блок коммутации управляющих сигналов, блок синхронизации процессора, блок задания режимов обмена, блок регистров состояния, блок регистров адреса, блок коммутации данных. 5 з,п,ф-лы, 30 ил. 3 табл. кциональные схемы процессора, блока коммутации управляющих сигналов, блока окончания цикла обмена, Слока синхронизации процессора, блока задания режимов эмуляции, блока синхронизации обмена, блока выбора адреса, блока задания режимов обмена, второго блока регистров адреса, блока регистров. состояния, первого блока регистров адреса, блока останова, 1700559 блока коммутации данных; на фиг. 15-17— временные диаграммы функционирования системы в режиме "Цикл"; на фиг, 18 — 21— то же, в режимах "Эмуляция" и "Обмен"; на фиг, 22 — 30 — схемы алгоритмов функционирования системы во всех указанных режимах, Система для отладки (фиг, 1) содержит процессор 1, блок 2 коммутации управляющих сигналов, блок 3 окончания цикла обмена, блок 4 синхронизации процессора, блок

5 задания режимов эмуляции, блок 6 синхронизации обмена, блок 7 выбора адреса, блок 8 задания режимов обмена, второй блок 9 регистров адреса, блок 10 регистров состояния, первый блок 11 регистров адреса, блок 12 останова, блок 13 коммутации данных, шину 14 обмена, внутреннюю шину

15 данных, внешнюю шину 16 данных, группу 17 входов-выходов системы, входы-выходы 18 — 64 блоков системы, Процессор 1 (фиг, 2) содержит микропроцессор 65, первый 66, второй 67 элементы И, первый 68, второй 69 и третий 70 элементы ИЛИ, первый 71,1 и второй 71.2 выходы состояния очереди команд микропроцессора 65, выход 71.3 третьего элемента ИЛИ, выход 71.4 второго элемента И 67, вход 72,1 синхронизации микропроцессора

65, вход 72.2 начальной установки микропроцессора 65, вход 72.3 готовности микропроцессора 65, первый вход 73.1 первого элемента ИЛИ 68, первый вход 73.2 второго элемента ИЛИ 69, вход 73.3 запроса прерывания микропроцессора 65, второй вход

74.1 первого элемента ИЛИ 68, второй вход

74.2 второго элемента ИЛИ 69, первый вход

74,3 первого элемента И 66, первый вход

74.4 третьего элемента ИЛИ 70, Блок 2 коммутации управляющих сигналов (фиг. 3) содержит программируемое устройство 75 ввода-вывода параллельной информации, первый вход 76,1 чтения, второй вход 76.2 записи, третий вход 76.3 выбора устройства, четвертый вход 76.4 адреса, пятый вход 76.5 адреса, шестой вход 76.6 начальной установки и рограммируемого устройства 75 ввода-вывода параллельной информации.

Блок 3 окончания цикла обмена (фиг, 4) содержит первый 77, второй 78, третий 79 триггеры, элемент И 80, третий 81, первый

82, четвертый 83 и второй 84 элементы ИЛИ, выход 85,1 элемента ИЛИ 81, выход 85,2 элемента ИЛИ 82, единичный выход 85.3 третьего триггера 79, вход 86.1 обнуления первого триггера 77, инверсный вход 86.2 элемента ИЛИ 83, Блок 4 синхронизации процессора (фиг

5) содержит первый 87 и второй 88 триггеры первый 89, второй 90 и третий 91 элементы

НЕ, инверсный выход 92,1 первого триггера

87, выход 92.2 первого элемента НЕ 89. выход 92,3 третьего элемента НЕ 90, инверс5 ный выход 92.4 второго триггера 88, вход

93,1 первого элемента НЕ 89, вход 93.2 третьего элемента НЕ 91.

Блок 5 задания режимов эмуляции (фиг, 6) содержит микро-ЭВМ 94, программируе10 мое устройство 95 ввода-вывода последовательной информации, ППЗУ 96, ОЗУ 97, регистр 98, счетчик 99, первый 100 и второй

101 магистральные элементы, элементы 102

ИСКЛЮЩАЮЩЕЕ ИЛИ, первый 103 и вто15 рой 104 элементы И, элемент ИЛИ 105, первый 106, второй 107 и третий 108 элементы

НЕ, кварцевый резонатор 109, внутреннюю шину 110, выход 111 разрешения чтения, выход 112 разрешения фиксации адреса, 20 групгу 113 входов-выходов данных, первую группу 114 выходов данных, первый 115 и второй 116 выводы для подключения кварцевого резонатора 109, вторую группу 117 выходов данных, первый 117.1 и второй

25 117,2 разряды второй группы 117 выходов микро-3ВМ 94, выход 118 чтения и выход

119 записи микро-ЭВМ 94, тестируемый вход 120 микро-3ВМ 94, вход 121 сброса программируемого устройства 95, группу

30 122 входов-выходов данных программируемого устройства 95, вход 123 чтения и вход

124 записи программируемого устройства

95, выход 125 готовности приемника, вход

126 управление/данные и вход 127 выбора

35 устройства программируемого устройства

95, выход 128 первого магистрального элемента 100, вход 129 второго магистрального элемента 101, выход 130 счетчика 99, вход

131 синхронизации, вход 132 и выход 133

40 соответственно готовности и запроса приемника терминала, вход 134 и выход 135 соответственно готовности и запроса пере датчика терминала, группу 136 выходов регистра 98, разряд 137 первой группы 114

45 выходов данных микро-ЭВМ 94, группу 138 информационных входов ОЗУ 97, группу

139 входов-выходов ППЗУ 96, вход 140.1 первого магистрального элемента 100, выход 140,2 второго магистрального элемента

50 101.

Блок 6 синхронизации обмена (фиг, 7) содержит первый 141, второй 142, третий

143, четвертый 144, пятый 145 элементы И, элементы 146 ИЛИ и 147 КЕ, выход 148,1

55 четвертого элемента И 144, выход 148.2 пятого элемента И 145, первый вход 149,1 второго элемента И 142, первый 149.2 и второй

149.3 входы первого элемента И 141, инверсный 150,1 и первый 150.2 входы четвертого элемента И 144, второй вход 151.1 второго

1700559

10

20

30

55 элемента И 142, первый вход 151.2 третьего элемента И 143, Блок 7 выбора адреса (фиг. 8) содержит первый 152, второй 153, третий 154, пятый

155, четвертый 156 триггеры, четвертый

157.1, первый 157.2, пятый 158, второй 159, третий 160 элементы И, третий 161, первый

162, второй 163, четвертый 164 элементы

ИЛИ, элемент 165 НЕ, элемент 166 задержки, выход 167.1 элемента И 159, инверсный выход 167.2 триггера 154, инверсный выход триггера 156, первый 168.1, второй 168.2, третий 168,3 входы элемента ИЛИ 161, инверсный вход 169.1 элемента И 157.2, первый вход 169.2 элемента _#_ 158, первый вход

169.3 элемента ИЛИ 163, Блок 8 задания режимов обмена (фиг. 9) содержит системный контроллер 170, первый 171.1 и второй 171.2 выходы управления передачей информации системного контроллера 170.

Второй блок 9 регистров адреса (фиг, 10) содержит программируемое устройство

172 ввода-вывода параллельной информации, первый 173 и второй 174 регистры, элемент ИЛИ 175, разряды 176.1 группы выходов первого регистра 173, разряды

176.2 группы выходов второго регистра 174, вход 177.1 чтения, вход 177.2 записи, вход

177.3 выбора, вход 177,4 адреса, вход 177,5 адреса программируемого устройства 172 ввода-вывода, группы 178,1 и 178.2 входов второго и третьего каналов программируемого устройства 172 ввода-вывода, группы

179,1 и 179.2 информационных входов первого 173 и второго 174 регистров, Блок 10 регистров состояния (фиг, 11) содержит регистр 180 и регистр 181.

Первый блок 11 регистров адреса (фиг.

12) содержит первый 182 и второй 183 регистры, элемент ИЛИ 184, группу 185.1 информационных входов первого регистра 182, группу 185,2 информационных входов второго регистра 183, первый вход 186.1 элемента ИЛИ 184, управляющий вход 186.2 первого регистра 182, управляющий вход

186.3 второго регистра 183.

Блок 12 останова (фиг. 13) содержит первое 187 и второе 188 программируемые устройства ввода-вывода параллельной информации, первую 189, третью 190, вторую

191, четвертую 192, шестую 193, пятую 194 схемы сравнения, элемент ИЛИ 195, группы

196.1, 196.2 выходов первого, второго, а также группы 196.3 и 196.4 выходов третьего канала первого программируемого устройства 187, группу 197(В) входов схемы 189 сравнения, группы 198.1, 198,2 выходов первого, второго, а также группы 198.3 и

198.4 выходов третьего канала второго программируемого устройства 188 ввода-вывода, группу 199(B) входов схемы 190 сравнения, пеовый 200.1, второй 200.2 третий

200.3, четвертый 200.4, пятый 200.5, шестой

200.6, седьмой 200.7, восьмой 200.8 разряды группы 60 входов блока 12 останова.

Блок 13 коммутации данных (фиг. 14) содержит программируемое устройство 201 ввода-вывода параллельной информации, первый 202 и второй 203 блоки магистральных элементов, вход 204.1 чтения, вход

204.2 записи, вход 204.3 выбора, вход 204,4 адреса, вход 204.5 адреса, вход 204.6 начальной установки, группы.205.1 и 205,2 выходов первого и второго каналов программируемого устройства 201, входы

206.1 и 206.2 разрешения первого 202 и второго 203 блоков магистральных элементов.

Процессор 1 (фиг. 2) предназначен для выполнения программ отлаживаемого микропроцессорного комплекса, различных сервисных программ, транслируемых в систему отладки от инструментального комплекса через группу 17 входов-выходов.

Блок 65 может быть реализован на основе известного микропроцессора К1810

ВМ85. Системы кодов входов-выходов блока 65 по назначению и алгоритмам функционирования полностью идентичны известному микропроцессору. Входы-выходы имеют следующее назначение: группа 33 входов предназначена для передачи íà входы 72.1 (СК), 72,2 (RESET) и 72.3 (READY) блока 65 соответственно сигналов тактовых импульсов, сброса и готовности.

Группа 64 входов предназначена для подачи следующих управляющих сигналов с внешней шины 16 данных предлагаемой системы: сигнала TEST-П разрешения завершения команды WAIT на вход 73.1, немаскируемого запроса прерывания NMIП на вход 73.2, запроса прерывания INTR на вход 73.3 (вход INTR блока 65).

Группа 26 входов предназначена для подачи сигналов ETEST разрешения завершения команды WAIT, формируемой эмулятором, на вход 74.1, немаскируемого запроса прерывания E NMI, формируемого эмулятором, на вход 74.2, блокировки немаскируемого прерывания БЛ.NMI на вход

74,3, а также сигнала ELOCK блокировки альтернативных задатчиков в отлаживаемой системе, формируемого эмулятором.

Вход 40 предназначен для подачи сигнала СТМА, стробирующего выдачу на шину

16 младшей части адреса или сигнала СТСА, стробирующего выдачу на шину 16 старшей части адреса.

1700559

Группа 19 входов-выходов предназначена для обмена сигналами запроса предоставления высшего Рф(ОТО) по входу-выходу

19.1 и низшего Рф(ОТ1) по входу выходу 19.2 приоритета.

Группа 18 выходов блока 1 предназначена для выдачи сигналов (ОЩ и QSI) о состоянии очереди команд с выходов 71.1 и

71.2, сигнала L ОСК-П блокировки альтернативных задатчиков с выхода 71.3 и исполнительного сигнала P-П чтения данных с выхода 71.4.

Группа 15 входов-выходов предназначена для обмена мультиплексированными сигналами А/Д адреса/данных и А/ST адреса/слова состояния, Группа 20 выходов предназначена для выдачи сигналов кода состяния /Sg, . 1, S2/ микропроцессора, характеризующего его текущий цикл работы и определяющего способ использования шины.

Кроме того, входы TEST, NM1, MN/MX блока 65 предназначены соответственно для подачи сигналов окончания режима ожидания, запроса немаскируемого прерывания и установки режима. Подключение входа MN/ÌÕ к шине отрицательного потенциала источника питания соответствует заданию максимального режима функционирования блока 65. Выходы L0CK и R0 блока 65 предназначены соответственно для выдачи сигналов блокировки и управления чтением.

Блок 2 коммутации управляющих сигналов (фиг. 3) предназначен для управления обменом управляющими сигналами через шину 14 между блоком 5 задания режимов змуляции(фиг. 1) и другими узлами системы.

Блок 75 может быть реализован, например, на основе известной микросхемы КР580

И К55, Здесь и далее при описании портов предполагается, что логика их сигналов прямая, а назначение сигналов для каждого порта приводится в порядке возрастания значности разряда порта, начиная с нулевого.

Группа 21 входов-выходов блока 2 предназначена для обмена сигналами данных с соответствующими разрядами шины 14.

Группа 22 входов предназначена для передачи с соответствующих разрядов шины 14 сигналов управления чтением на вход 76.1 (RD) блок 75, управления записью на вход

76.2 (WR), управления выбором блока на вход 76.3 (CS) кода выбора одного иэ трех портов или регистра управляющего слова на входы 76,4 и 76.5 (Ag, А1), а также сигнала сброса на вход 76.6 (R) блока 75.

Группа 23 выходов порта В предназначена для передачи сигнала "Пуск" запуска цикла обмена данными блока 1 с устройствами отлаживаемой системы на вход 169.3

5 блока 7 (фиг. 8), сигнала ПРД разрешения продолжения цикла обмена после останова по условиям или безусловного останова на вход 86.1 блока 3 (фиг. 4), сигнала БЛ.ГОТ. блокировки готовности блока 1 на вход 86.2

10 блока 3 (фиг, 4), сигнала АВТ настройки на выполнение программы отлаживаемой системы в реальном масштабе времени на вход

169.1 блока 7 (фиг. 8), сигнала ЭМУЛ блокировки обмена данными между блоком 1

15 (фиг, 1) и устройствами отлаживаемой системы и разрешения приема данных с выходов

205,1 и 205.2 блока 201 (фиг. 14), сигнала

ЦКЛ настройки системы на циклическое выполнение команды (обмена данными с пор20 том ввода-вывода или ячейкой памяти отлаживаемой системы), принимаемой с выходов 205,1 и 205.2 портов Вф и В1 блока 201 и поступающей на входы 151.1 блока 6 (фиг.

7) и 169,2 блока 7 (фиг, 8).

25 Группа 30 входов порта В2 блока 75 предназначена для приема сигналов СГ9, СГ1 и СГ2 состояния с выходов 85.1, 85,2 и

85.3 блока 3 (фиг, 4), При этом, нулевое значение кода этих сигналов соответствует an30 паратному останову блока 1 (фиг. 2).

Группа 26 выходов порта В1 блока 75 предназначена для выдачи сигнала ETEST разрешения завершения команды WAIT (формируемого блоком 5 задания режимов

35 эмуляции) на вход 74,1 блока 1 (фиг. 2), сигнала ENM1 немаскируемого запроса прерывания (формируемого блоком 5) на вход 74.2 блока 1, сигнала БЛ,NM i блокировки немаскируемого прерывания на вход 74,3 блока

40 1, сигнала Е1 ОСК блокировки альтернативных задатчиков в отлаживаемой системе на вход 74.4 блока I, а также сигнала СТРОБ на вход 27 блока 9 (фиг. 10) разрешения выдачи на входы портов ВР, В1 и В2 блока 172

45 состояния мультиплексированного адреса/данных, адреса/слова состояния блока 1 шины 15 в такте TW работы микропроцессора КР1810ВМ6 (блок 1).

Блок 3 окончания цикла обмена (фиг. 4)

50 предназначен для формирования сигнала окончания цикла обмена через внешнюю шину 16 данных (фиг. 1).

Триггер 78 (фиг. 4) предназначен для формирования на выходе 28 сигнала синх55 ронизации состояния готовности в блоке 4 (фиг. 5). Триггер 79 формирует сигнал состояния СГ2 на выходе 85.3, а также нулевым выходом управляет выдачей сигнала КЦО через элемент И 80 на выходе 29. Триггер 77 предназначен для запоминания сигнала

1700559

ОСТ останова, поступающего на вход 58 чтения внешней памяти программ, выход блока 3 с одноименного выхода блока 12 ALE 112 — сигнала разрешения фиксации останова (фиг. 1). адреса, группа 113 0В входов-выходов — для

Вход 16 блока 3 предназначен для под- обмена сигналами данных, выходы Р2 2114 ачи с соответствующего разряда шины 16 5 — сигналы порта Р2, выходы CR1 115 и CR2 сигнала READY-П готовности, разрешаю- 116 — для подключения кварцевого резонащего завершения цикла обмена, вход 37 — тора 109, выходы Р1 117 — сигнала порта Р1, для подачи сигнала ЭГОТ готовности блока выход RD 118 — сигнала разрешения чтения

1(фиг. 1), формируемого системой при обме- внешней памяти данных, выход WR 119— не данными между блоком 1 и портами Вф и 10 сигнала разрешения записи внешней памяВ1 блока 201 (фиг. 14), вход 45 — для подачи ти данных, выход ТО 120 — сигнала, испольсигнала СФА строба фиксации адреса, вход зуемого при выполнении команд перехода.

31 — для подачи сигналов READY готовности Блок 95 предназначен для органиэации на вход 31.3, а также сигналов состояния синхронного и асинхронного обмена послеблока 4 на входы 31;2 и 31.1, 15 довательным кодом между группой 17 вхоБлок 4 синхронизации процессора (фиг. дов-выходов и шиной 110 блока 5, 5) предназначен для формирования извест- Этот Gno может быть выполнен на осных сигналов READY готовности, СК такто- нове известной микросхемы марки КР580 вых импульсов и RESET сброса для ВВ51, представляющей собой универсальсинхронизации микропроцессора типа 20 ное программируемое устройство преобраК1810ВМ86. а также управления работой зования и передачи данных. блока 3 (фиг. 4), Триггеры 87 и 88 предназ- Блок 95 содержит следующие входы и начены для формирования соответственно выходы: входы R 121 сброса, группу О 122 сигналов готовности READY и сброса входов-выходов данных, вход ЧТ 123 чте; RESET, 25 ния, вход ЗП 124 записи, выход ГПР 125

Блок 41 предназначен для подачи сиг- готовности приемника, вход 126 У/D принала стробирования фиксации адреса СФА, знака управление/данные, вход 127 BY вывходы 93.1 и 93.2 — для подачи с интерфей- бора устройства, вход ВХП 128 сной шины 16 соответственно сигналов так- последовательных данных, выход BRD 129 товой частоты CLC-П и сброса начального 30 последовательныхданных, входы 130 синхпуска микропроцессора RESET-П. ронизации приемника СПР и передатчика

Выходы 92.1, 92.2, 92.3 и 92.4 блока 4 СП0, вход CHX 131 синхронизации, вход предназначеныдля выдачи сигналов готовно- ГПрТ 132 готовности и выход ЗПрТ запроса сти READY управления блоком 3 и сброса 133 приемника, вход ГПТ 134 готовности и

RESET, которые поступают соответственно 35 выход ЗПрТ 135 запроса передатчика, на входы 72.3 блока 65 (фиг. 2)P1.2. блока 3) Блок 96 (фиг. 6) является перелрограм(фиг.4) 31,1 блока 3 (фиг.4),31,2 блока 3 мируемым ПЗУ и предназначен для хране(фиг. 4), 72.1 блока 65 (фиг. 2), 72.2 блока 65 ния. программ обмена данными и (фиг, 2). программами между блоком 5 и портами

Блок5задания режимов эмуляции(фиг. 40 ввода-вывода блоков предлагаемой систе6) предназначен для осуществления приема мы, подключенными к шине 14 (фиг. 1) с по интерфейсу ИРПС от инструментального одной стороны, а также к обмену данными комплекса отладки через группу 17 входов- между блоком 5 и инструментальным компвыходов системы (фиг. 1) управляющих слов, лексом по интерфейсу ИРПС через группу передачи сигналов управления работой 45 17входов-выходовсдругойстороны. ОЗУ97 предлагаемой системы в заданном режиме, предназначено для временного хранения сбора информации о состоянии микропро-, данных для обмена между блоком 5 и указацессора и передачи этой информации по нными абонентами. ийтерфейсу ИРПС в инструментальный ком- Регистр 98 предназначен для фиксации плекс. 50 восьми младших разрядов адреса обращеБлок5 может быть выполнен, например, ния блока 94. Старшие разряды адреса обнаосновеизвестнойоднокристальноймик- . ращения формируют на выходах P — 2 ро-ЭВМ (ОМ ЭВМ) типа КР1816ВЕ35, кото- разрядов группу 114 выходов порта Р2. вырая представлена блоком 94, алгоритмы даваемые блоком 94 автоматически из счетфункционирования и режимы использова- 55 чика команд в чтения кода команды. ния блока 94 полностью идентичны извест- Выборка кодов команд иэ РВОМ 96 осуным. ществляется по команде PME с выхода 111

Вход 1251Й Г блока 94 предназначен блока 94, обмен данными с RAM 97 и портадля приема сигнала прерывания, выход ми блоков системы, подключенными через

РМЕ 111 — для выдачи сигнала разрешения группу 36 входов-выходов к шине 14(фиг. 1) 1700559

20

30

55 — по сигналам чтения и записи с выходов 118 и 119 блока 94 соответственно.

В качестве старших разрядов адреса блока 97 RAM используются сигналы 2 — 6 разрядов порта Р2, поступающие с выходов

114 блока 94. Седьмой разряд порта Р2 (выход 137) используется для выборки блока 97, Разряды порта Р2 24 — 27 устанавливаются программно. Сигналы с выходов разрядов

10 — 15 порта Р1 через блок 104 элементов И, шину 110 и группу 36 входов-выходов используются для адресации как внутренних элементов блока 5 (фиг. 6), так и элементов, подключенных к шине 14 обмена системы, С момента включения питания системы и до установки на выходах 117.1 и 117.2 разрядов 17 — 16 порта Р1 кода 10 элементом

НЕ 106 фиксируется сигнал СБРОС, который через соответствующий разряд шин 14 поступает на входы 76.6 блока 2 (фиг. 3), 55.6 блока 12 (фиг. 13), 204,6 блока 13 (фиг. 14), 177.6 блока 9 (фиг. 10), Выход управления записью элемента

НЕ 107 соединен через шину 14 с входами

76.2 блока 2 (фиг. 3), 177.2 блока 9 (фиг. 10).

Выход управления чтением элемента Н Е

108 соединен через шину 14 с входами 76,1 блока 2 (фиг. 3), 177,1 блока 9 (фиг. 10), 55,1 блока 12 (фиг. 13), 204.1 блока 13 (фиг. 14).

Кроме того, сигналами с соответствующих адресных разрядов шины 110 через шину 14 и входы 76.4, 76,5 и 76.6 блока 2 (фиг.

3), 177.4, 177.5 и 177,3 блока 172 (фиг. 20), 55.3, 55.4 и 55,5 блока 12 (фиг. 13), 204,4, 204.5 и 204,3 блока 13 (фиг. 14) осуществляется управление указанными блоками по входам Ag, А1 (обращение к порту или регистру управляющего слова) и CS (разрешение работы блока) в соответствии с известным для схемы КР5808855 алгоритмом.

Блок 99 является генератором синхронизации приемника и передатчика и осуществляет деление частоты приема-передачи, например, с коэффициентом 1/33 для получения на выходе стандартной частоты интерфейса ИРПС.

Блоки 100 и 101 предназначены для согласования сигналов с входов-выходов 128 и 129 с линией связи 17. Они могут быть реализованы на известных элементах типа

К170АП2.

Блок 6 синхронизации обмена (фиг. 7) предназначен для управления обменом через блок 13 коммутации данных, а .также формирования необходимых для этого управляющих сигналов, Группа 52 входов предназначена для подачи сигналов нулевого SP, первого S1. второго 52 разрядов кода сос ояния микропроцессора на ехэдь! 1 i,? 149,3 и 149 1 с соответствующих выходов регистра 180 блока 10 (фиг, 11), Код состояния микропроцессора характеризует текущий цикл работы в соответствии с табл. 1, На входы 42, 150,1 и 150.2 блока 6 (фиг.

7) поступают сигналы выдачи кода адреса на шину 16 с выхода элемента И 160 блока 7 (фиг. 8), признака передачи-приема данных (ДТ/R) с выхода 171.1 контроллера 170 и разрешения передачи данных (DEN) с выхода 171.2 контроллера 170 блока 8 (фиг. 9).

Выход 38 блока 6 (фиг. 7) предназначен для формирования сигнала управления элементом И 158 блока 7 (фиг. 8), выход 37 — для выдачи сигнала готовности блока 1 (фиг, 1), формируемого системой при обмене данными блока 1 с портами В и В1 блока 201 (фиг.

14).

Группа 39 выходов предназначена для выдачи с выходов 148.1 и 148.2 соответственно сигналов стробирования приема данных (СТДЭ) блоком 1 из портов Вф, В1 блока

201 (фиг, 14) и стробирования обмена данными (СТД) блоком 1 через шину 16 (фиг, 1).

Блок 7 выбора адреса (фиг. 8) предназначен для формирования сигналов управления выбором адреса при обмене данными в системе, а также некоторых других сигналовуправления обменом, Триггер 152 предназначен для фикса- ции строба фиксации адреса в циклическом режиме работы системы. Триггеры 153 — 156 предназначены соответственно для формирования на выходе 44 сигнала (СТСС) выдачи на шину 16 (фиг. 1) битов состояния (S8-П-S2-П) из регистра 181 блока 10 (фиг.

1 l), определяющего начало цикла обмена по шине 16, для формированля на выходе 167.2 сигнала СТСА выдачи на шину 16 старшей части адреса (А16 — А19, ВНЕ, где ВНЕ,— старший разряд мультиплексированной шины адреса/слова состояния микропроцессора), для формирования Сигнала синхронизации установки триггера 156 по

С-входу, для формирования на выходе t67,3 сигнала (CTMA) управления выдачей на шину 16 младшей части адреса (Ag — A15).

- Группа 20 входов блока 7 предназначена для подачи сигнала состояния SP, S1 и S2 микропроцессора 65 блока 1 (фиг. 2) на входы 168.1, 168.2 и 168,3 соответственно.

Группа 25 входов предназначена для подачи на входы 169.1, 169.2 и 169.3 сигналов АВТ, ЦКЛ и ПУСК соответственно с выходов одноименных разрядов порта Вф блока 75 (фиг. 3), как описано выше.

Входы 29, 45 и 32 предназначены для подачи сигналов окончания цикла обмена

КЦО, строба фиксации адреса, СФА и такто1700559 вых импульсов соответственно, которые поступают с выходов элементов И 80 блока 3 (фиг. 4), выхода ALE блока 170 (фиг. 9) и выхода 92,3 (32) блока 4 (фиг. 5).

Выход 44 предназначен для выдачи сигнала СТСС, выходы 167.1, 167.2 и 167.3— сигналов СФС строба фиксации слова состояния, СТСА стробирования выдачи на шину 16 (фигЛ) старшей части адреса (А16—

А19, ВНЕ), СТМА стробирования выдачи на 10 шину 16 младшей части адреса соответственно, которые поступают на входы DE Gnoка 181 (фиг. 11), 186.1 блока 11 (фиг. 12), 186.2 (DE) блока 182 (фиг. 12), 186.3 блока

183 (фиг. 12). 15

Выходы 40 и 42 блока 7 (фиг. 8) предназначены для выдачи прямого и инверсного сигналов стробирования выдачи на шину 16 (фиг. 1) младшей или старшей частей адреса, которые поступают соответственно йа вхо- 20 ды элемента И 67 блока 1 (фиг. 2) и элемента

И 145 блока 6 (фиг, 7).

Блок 8 задания режимов обмена (фиг. 9) предназначен для осуществления развязки управляющей, адресной и информационной 25 шин, а также различения внешних устройств и памяти при обращении к ним блока

1, Блок 8 может быть реализован на основе известной микросхемы марки К 30

1810ВГ88. При этом алгоритм функционирования блока 170 и назначение его входоввыходов полностью идентичны известным

На фиг. 9 показаны только те входы-выходы блока 170, идентификация которых су- 35 щественна для пояснения алгоритма работы блока в составе системы.

Группа 20 входов предназначена для подачи сигналов состояния Щ S1 и S2 микропроцессора 65. (фиг. 2). 40

Входы и выходы блока 8 (фиг. 9) имеют следующее назначение; вход 34 — для подачи тактовых импульсов с выхода 92.3 блока

4 (фиг, 5), входы AEN, 10В и CEN — входы внешних управляющих сигналов, различаю- 45 щих выдачу командных сигналов, режим работы системного контроллера и разрешения выдачи как командных сигналов, так и сигналов управления (при AEN =

=1, 10В = ф и СЕЙ = 1), блок 170 работает без 50 выдачи семи командных сигналов от внутреннего формирователя командных сигнал.ов, в режиме системной шины и .разрешения выдачи сигнала DEN/, выходы

DT/R 171.1, DEN 171.2 и ALE 45 — для управ- 55 ления приемом-передачей данных, разре- . шения обмена данными и разрешения фиксации адреса.

Сигналы с выходов 171.1, 171.2 и 45 блока 8 поступают соответственно на входы

150,1 блока 6 (фиг. 7), вход 47 блока 13 (фиг.

14), 150.2 блока 6 (фиг. 7) и вход 45 блоков 3, 7,9, 10и11, Второй блок 9 регистров адреса (фиг. 10) предназначен для приема и хранения мультиплексированных сигналов адреса/слова состояния при обмене между шинами 14 и

15 (фиг, 1), Блок 72 предназначен для организации обмена между паритетами Вф — В2 и группой

48 входов-выходов, Он может быть реализо- ван на основе известной микросхемы . КР580ИК55, управляемой сигналами с входов 177.1-177,6, как описано выше. Регистры 173 и 174 предназначены для хранения кодов адреса/слова состояния при обмене, Группа 52 входов блока 9 предназначена для подачи с одноименных выходов блока 10 (фиг. 11) фиксированного на время выполнения цикла обмена кода Фф — ФЯ2 типа цикла обмена блока 1 (три младших раз-. ряда слова состояния).

Группа 48 входов-выходов предназначена для обмена сигналами данных 100ф10D7 с шиной 14 системы, входы 45 и 27— соответственно, для подачи сигналов СФА стробирования фиксации адреса с блока 8 и сигнала СТРОБ разрешения выдачи на порты B5 — В2 блока 172 состояния мультиплексированной шины адреса/данных, адреса/слова состояния блока 1 в такте работы микропроцессора TW (режим ожидания готовности).

Группа 15 входов предназначена для подачи сигналов А16 (ТЗ-П-А19) ST6-П адреса/слова состояния микропроцессора (в тактах Т1; Т2 — старшие разряды адоеса, в тактах Т2 — Т4 — третий — шестой разряды сло-. ва состояния процессора) с соответствующих разрядов шины 15 на группу 179.1 входов, а также сигналов AD/ — AD15 адреса/данных (в тактах Т1, Т2 — младшие 15 разрядов адреса, в тактах Т2 — Т4 — принимаемые или передаваемые микропроцессором данные) с соответствующих разрядов шины

15 на группу 179,2 входов.

Группа 50 выходов предназначена для выдачи на выходы 176.1 кода сигналов

ФА16/ST3 — ФА19/ST6, ФВНЕ/ST17/, фиксированного на время выполнения цикла обмена состояния адресных разрядов A16—

А19 блока 1 или после выдачи сигналов

СТРОБ 3 — 6 разряда слова, а также выдачи на выходы 176,2 кода сигналов ФА —

ФА15/ФА — ФА7/ фиксированного на время обмена адреса AP-A7 микропроцессора

65 (фиг. 2) (после выдачи сигнала СТРОБ. на вход 27 в порте В1 блока 172 фиксируется состояние разрядов ADg-AD7 микропроцессора в такте ТЧЧ).

1700559

Группа 50 выходов образуется выходами 176,1 и 176.2 регистров 173 и 174 соответственно.

Группа входов порта Bgl блока 172 образуется разрядами группы 52 входов блока 9 и группой 176.1 выходов регистра 173.

На входы 178.1 и 178,2 портов В1 и В2 блока 172 поступают соответственно разряды ФА — ФА7 и ФА8 — ФА15 группы 176.2

ВЫХОДОВ, Блок 10 регистров состояния (фиг, 11) предназначен для фиксации кода состояния микропроцессора в процессе обмена. Группа входов 20 блока 10 предназначена для подачи нулевого 5ф — второго S2 сигналов состояния микропроцессора блока 41 (фиг, 2). На входы 45 и 44 поступают сигналы СФА стробирования фиксации адреса и СТСС— стробиоовэния выдачи на шину 16 (фиг, 1) кода SIC-S2, определяющие начало цикла обмена по шине 16.

Группы 52 и 51 выходов блока 10 (фиг, 11) предназначены для выдачи соответственно, сигналов cDSP — Ф32 фиксированного на время выполнения цикла обмена кода типа цикла обмена микропроцессора 65 (фиг. 2) (три младших разряда слова состояния) и кода SP-П вЂ” S2-П слова состояния микропроцессора для передачи на шину 16(фиг.

1).

Первый блок 11 регистров адреса (фиг.

12) предназначен для приема и хранения мультиплексированных сигналов адреса/ñëoâç состояния при обмене между шинами 15 и 16 (фиг. 1), Регистр 182 предназначен для выдачи на группу 53 блока 11 кода сигналов

А16/STÇ-П вЂ” А19/ST6-П, ВАЕ/Т7-П мультиплексированного кода адреса/слова состояния (в тактах Т1, Т2 — старшие разряды адреса, в тактах Т2-Т4 — третий- шестой разряды слова состояния микропроцессора), а также старшего разряда мультиплексированного кода адреса/слова состояния микропроцессора (в тактах Т1, Т2 - признак обращения к старшему байту в шестнадцатиразрядном слове данных, в тактах Т2-Т4 — старший байт слова состояния микропроцессора), Регистр 183 предназначен для выдачи на группу 54 выходов кода AD(- A015 сигналов адреса/данных (в тактах Tl. Т2 — младшие 15 разрядов адреса, в тактах Т2-Т4-принимаемые или передаваемые микропроцессоромм да н н ы е).

На группу 15 входов блока 11 поступают коды сигналов А16/S13 -А19/ЯТ16, BHE/ST7 (разряды 185,1) и АЯ- А015 (разряды 185.2) с шины 15 (фиг, 1). Нэ вход 45 поступает сигнал СФА стробировэния фик5

45 сации адреса с одноименного выхода блока

8 (фиг. 9).

Группа 43 входов предназначена для подачи на входы 186.1, 186.2 и 186.3 соответственно сигналов СФС стробирования фиксации слова состояния микропроцессора, СТСА стробировэния выдачи на шину 16 старшей части А16-А19, ВНЕ адреса микропроцессора и СТМА стробирования выдачи на шину 16 младшей части адреса Ag-À15, которые поступают с выходов 167,1, 167.2 и

167,3. группы 43 выходов блока 7 (фиг. 8), Блок 12 останова (фиг. 13) предназначен для формирования сигналов останова по различным условиям, задаваемым при отладке. При этом, адреса остановов с учетом возможного ветвления программы могут задаваться как парой: основной адрес и альтернативный, так и отдельно основной или альтернативный.

Блоки 187 и 188 предназначены для использования в качестве программируемых портов ввода-вывода, принимающих коды условий останова, Они могут быть реализованы на основе известных микросхем типа

КР580В В55.

Схемы 189-194 сравнения предназначены для формирования сигналов останова по основному (альтернативному) адресу схемой 189 (190), по заданному типу цикла обмена по основному (альтернативному) адресу схемой 191 (192), по используемому сегментному регистру по основному (альтернативному) адресу схемой 193 (194).

Элемент ИЛИ 195 предназначен для формирования нэ выходе 58 сигнала остано,вэ, который поступает на вход блока 3 окончания цикла обмена (фиг. 4), Группа 50 входов предназначена для подачи кода

ФА1-ФА15 адреса фиксированного на время выполнения цикла обмена с выходов блока 9. Группа 56 входов-выходов — для подачи сигналов данных JODO -JOD7 с шины 14 обмена (фиг. 1), Группа 55 входов предназначена для подачи управляющих сигналов с соответствующих разрядов шины 14, как было описано выше, Порты Вф, В1 и В2 блока 187 предназначены для формирования на группах 196.1, 196.2, 196.3 и 196,4 выходов соответственно кодов сигналов 1А1-1А8 первого — восьмого разрядов кода условия останова на основному адресу, кода 1А17 — 1А19 семнадцатого-девятнадцатого разрядов кода условия останова по основному адресу и, наконец, кода 1SP — 182, 1STÇ-1ST4 условия останова по типу цикла обмена для основного адреса и кода условия остэнова по коду используе1700559

18 мого сегментного регистра для основного адреса, Порты В6, В1 и В2 блока 188 предназначены для формирования на группах 198.1, 198.2, 198.3 и 198.4 выходов соот