1700562 - Устройство для обмена данными

Устройство для обмена данными

Иллюстрации

Показать все

Реферат

Изобретение относится к вычислительной технике и может быть использовано в автоматизированных системах управления технологическими и производственными процессами для рассредоточенных объектов . Цель изобретения - расширение функциональных возможностей за счет обеспечения контроля устройства в реальном масштабе времени. С этой целью в устройство , содержащее блок управления, блок памяти, блок сопряжения, блоки выполнения операций, блок прерываний, блок приема-передачи и генератор импульсов, введены блок задержки обмена, блок триггеров состояния, блок триггеров передачи, элемент ИЛИ и блок запуска. 14 ил , 1 табл.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (51)5 G 06 F 13/12

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4688763/24 (22) 11.05.89 (46) 23.12.91. Бюл. № 47 (71) Харьковское научно-производственное объединение по системам автоматизированного управления (72) А.В,Веселов, Ю.П,Кочур, Н.И.Сорокин и

В.В.Топорков (53) 681.32 (088.8) (56) Авторское свидетельство СССР

¹ 525075, кл. G 06 F 3/00, 1974.

Авторское свидетельство СССР

¹ 714386, кл. G 06 F 13/00, 1980. (54) УСТРОЙСТВО ДЛЯ ОБМЕНА ДАННЫМИ

Целью изобретения является расширение функциональных возможностей за счет обеспечения контроля устройства в реальном масштабе времени, На фиг. 1 приведена структурная схема устройства; на фиг. 2 вЂ” 12 вЂ” функциональные схемы блока управления, блока сопряжения, блока прерываний, блока задержки обмена, блока триггеров состояния, генератора импульсов„блока запуска, блока триггеров передачи, блока приема-передачи и блоков выполнения операций (приемника и источника информации); на фиг, 13 и

14 вЂ” алгоритм работы устройства.

„„SU ÄÄ 1700562 А1 (57) Изобретение относится к вычислительной технике и может быть использовано в автоматизированных системах управления технологическими и производственными процессами для рассредоточенных объектов. Цель изобретения вЂ” расширение функциональных возможностей за счет обеспечения контроля устройства в реальном масштабе времени. С этой целью в устройство, содержащее блок управления, блок памяти, блок сопряжения, блоки выполнения операций, блок прерываний, блок приема-передачи и генератор импульсов, введены блок задержки обмена, блок триггеров состояния, блок триггеров передачи, элемент ИЛИ и блок запуска, 14 ил., 1 табл.

Устройство (фиг. 1) содержит блок 1 управления, блок 2 памяти, блок 3 сопряжения, блоки 4>...4 выполнения операций, блок 5 прерываний, блок 6 задержки обме- на, блок 7 триггеров состояния, элемент

ИЛИ 8, блок 9 триггеров передачи, блок t0 приема-передачи, генератор 11 импульсов, блок 12 запуска и имеет интерфейсную магистраль 13 ввода-вывода, шину 14 адреса, шину 15 данных, шину 16 управления и линейный вход-выход 17.

Группа адресных выходов блока 1 через шину 14 адреса соединена с адресным входом 18 блока 2 памяти, адресным входом 19 блока 3 сопряжения и адресным входом 20 блока 5 прерываний, Группа входов-выходов блока 1 управления через шину 15 данных подключена к информационным входам-выходам 21 вЂ” 25 блока 2 памяти, блока 3 сопряжения, блока 5, блока 7 и блока 10 приема-передачи, Группа выходов блока 1

1700562 управления соединены соответственно с входами блока 2 памяти, блока 5 прерываний, блока 3 сопряжения, блока 9, блока 6, а групповые выходы 35 и 36 блока 1 управления соединены соответственно с групповыми входами блока 10 приема-передачи и блока 7.

Выход 37 генератора 11 соединен с соответствующим входом блока 1 управления, Первый вход 38 генератора 11 соединен с первым выходом блока 12 запуска, второй вход 39 генератора 11 вЂ” с выходом элемента

8 ИЛИ, а выход 40 генератора 11 вЂ” с вторым входом блока 9, Второй выход 41 блока 12 соединен с входом блока 10, первый и второй входы 42 и 43 блока 12 соединены соответственно с вторым выходом блока 9 и первым выходом блока 7, а третий вход 44 блока 12 соединен с входом блока 7 и подключен к интерфейсной магистрали 13, Выход 45 блока 5 подключен к входу блока 1 управления, входы 46 вЂ” 48 блока 5 прерывании соединены соответственно с первым выходом блока 10, выходом блока 6, соединенным с первым входом элемента ИЛИ 8 и первым выходом блока 9, Второй вход 49 элемента ИЛИ 8 соединен с выходом блока

3, второй выход 50 блока 7 подключен к интерфейсной магистрали 13, а второй выход 51 блока 10 соединен с третьим входом блока 9.

Блок 1 управления (фиг. 2) предназначен для координации работы блоков устройства при обмене информацией с блоками

4>...4П выполнения операций, а также при обмене данными с устройством верхнего уровня через канал связи. Блок 1 содержит микропроцессор 52, элемент 53 памяти, дешифраторы 54 и 55 и элемент И 56.

Адресные выходы микропроцессора 52 через шину адреса соединены с адресными входами элемента 53 памяти и дешифраторов 54 и 55 и группой выходов 14 блока 1.

Информационные входы-выходы микроп роцессора через шину данных соединены с выходами данных элемента 53 и группой входов-выходов данных 15 блока 1. Управляющие выходы RD u WR микропроцессора через шину 16 соединены с управляющими входами дешифратора 55, с управляющим входом WR элемента 53 и группой выходов

55 управления через шину 16 управления соединена с управляющими входами 26-28 блока 2 памяти, блока 3 сопряжения, блока

5 прерываний и управляющим входом 29 блока 7. Блок 3 сопряжения через интерфей- 5 сную магистраль 13 ввода-вывода подключен к группе блоков 4>...4п выполнения операций. Первый 30, второй 31, третий 32, четвертый 33 и пятый 34 выходы блока 1 операции блока 16, Входы синхронизации микропроцессора подключены к группе входов 37 блока 1, Микропроцессор 52 выполняет в соответствии с заданным алгоритмом работы устройства определенный список команд, включающих в себя команды чтения-записи, логической и арифметической обработки данных, условных и безусловных ветвлений.

Элемент 53 памяти является постоянным запоминающим устройством для хранения программы, реализующей алгоритм функционирования устройства, Дешифраторы 54 и 55 совместно с элементом И 56 предназначены для формирования управляющих сигналов, инициирующих работу блоков устройства и элемента 53 памяти блока 1 (связь 57) в процессе реализации алгоритма его функционирования. На адресные входы дешифраторов 54 и 55 поступают сигналы с адресных выходов микропроцессора 52 через шину 14 адреса, а на управляющие входы дешифратора 55 вЂ” управляющие сигналы микропроцессора через шину 16. Сигналы на выходе дешифраторов 54 и 55 формируются в соответствии с приведенной ниже таблицей истинности (см.таблицу 1).

Блок 2 памяти представляет собой оперативное запоминающее устройство и предназначен для хранения оперативной информации.

Блок 3 (фиг. 3) содержит трехстабильные шинные формирователи 58 и 59, первый, второй и третий элементы И 60 вЂ” 62, Блок сопряжения предназначен для согласования сигналов, формируемых блоком

1 на шинах 14 адреса (адресные входы 19 блока 3), 15 данных (информационные входы-выходы 22 блока 3) и 16 управления (входы режима 27 блока 3) с сигналами интерфейсной магистрали 13 ввода-вывода по электрическим и логическим условиям, Адресные входы 19 блока 3 предназначены для приема адресных сигналов с шины

14 адреса. Информационные входы-выходы

22 блока 3 предназначены,цля приема-выдачи информации при обмене через шину 15.

Входы режима 27 блока 3 осуществляют прием управляющих сигналов с шины 16 для задания режима работы блокам выполнения операций на прием или выдачу информации, На вхбд 32 разрешения поступает управляющий сигнал от блока 1. На выходе

49 блока 3 формируется известительный сигнал об окончании обмена информацией с блоками 4i...4> выполнения операций. Интерфейсный вход-выход 13 блока 3 предназначен для формирования на интерфейсной магистрали 13 ввода-вывода адресных сигналов АО...А7, информационных

1700562

55 сигHB!lQB Dp...D7, управляющих сигналов

ПРМ, ВДЧ, известительного сигнала вЂ” ответа (OTB), На фиг, 4 представлено условное изображение известной микросхемы (например, КР580ВН59 (КР580ВТ59), на которой реализован блок 5 прерываний (показаны только те входы и выходы микросхемы, которые необходимы для пояснения сущности изобретения).

Блок 5 прерываний осуществляет прием запросов на прерываниеотблоков6,9и10, производит анализ этих сигналов в соответствии с заданным приоритетом, а также формирует сигнал прерывания для блока 1 по шине 45, Входы 46-48 блока 5 предназначены для приема запросов на прерывание соответственно от блоков 10, 6 и 9. Неиспользованные входы на схеме. подключены к общему выводу (шине нулевого по1 енциала).

При одновременном поступлении сигналов на запрос прерывания блок 5 определяет уровень запроса с высшим приоритетом, который предварительно задается блоком 1 через информационные входы-выходы 23 блока 5. Адресный вход 20 блока 5 предназначен для приема адресного сигнала от блока 1 через шину 14, Через входы 28 режима на блок 5 подаются управляющие сигналы для записи или считывания уровня приоритета, задаваемого через информационные входы-выходы 23.

На первый вход 31 (CS) блока 5 поступает управляющий сигнал выборки кристалла от блока 1. Выход 45 блока 5 предназначен для выдачи сигнала прерывания на блок 1.

Блок 6 задержки обмена (фиг. 5), содержит элемент И 62, разделительный диод 63, конденсатор 64, один вывод. которого соединен с анодом диода и первым входом элемента И 62, а второй вывод конденсатора 64 подключен к общему выводу устройства, Вход 34 блока 6 соединен с катодом диода 63 и вторым входом элемента И 62.

Блок 6 осуществляет контроль работы блоков выполнения операций 4 ...4> в асинхронном режиме и формирование сигнала, предотвращающего зависание блока 1 при отсутствии оповещающего сигнала от блоков выполнения операций, На вход 34 блока 6 поступает сигнал ожидания (положительной полярности) от блока 1, который формируется в каждом цикле работы микропроцессора 52, При переходе микропроцессора на выполнение следующей команды сигнал ожидания снимается.

При наличии положительного уровня сигнала на входе 34 конденсатор 64 стремится зарядиться до уровня логической "1", при отрицательном уровне сигнала на входе

34 конденсатор разряжается.

Емкость конденсатора 64 такова, что он зарядится до уровня логической "1" только по истечении времени, превышающего время формирования блоком 4 выполнения операций оповещающего сигнала об окончании операции, При штатном режиме работы блоков 4 выполнения операций в каждом цикле обмена информацией с блоками выполнения операций блок 1 формирует сигнал низкого уровня, который через вход 34 устанавливает блок 6 в исходное состояние, т.е. разряжает конденсатор 64.

Блок 7 триггеров состояния (фиг. 6) содержит ключ, включающий резистор 65, таймер 66, резистор 67, транзистор 68 и конденсатор 69 ключа, а также элемент И

70, триггеры 71 и 72 и трехстабильный выходной элемент 73.

Блок 7 предназначен для контроля работы блока 1 хранения сигнала признака запуска устройства, формирования управляющего сигнала для перезапуска устройства, а также для формирования сигнала ГОТ (выход 50) интерфейсной магистрали 13 ввода-вывода, подключающего блоки 4 выполнения операций (источники информации) к объекту.

Таймер 66 может быть реализован на известной микросхеме 1006ВИ1. Триггеры

71 и 72 могут быть реализованы на известных микросхемах К155ТМ2. В качестве выходного элемента 73 может быть использована микросхема К155ЛП8, представляющая собой вентиль с двумя независимыми входами, один из которых является управляющим, а другой вЂ” информационным. Таймер 66 предназначен для формирования сигнала через фиксированное время после его запуска. Фиксированное время определяется параметрами PC-цепочки, состоящей из резистора 65 и конденсатора 69.

Транзистор 68 предназначен для разряда конденсатора 69 сигналом, поступающим на управляющий. вход 29 блока 7, который подается на вход С таймера 66 и через ограничительный резистор 67 вЂ” на базу транзистора 68. Триггер 71 осуществляет блокировку таймера 66 и сигнала с выхода элемента И 70 при начальном запуске устройства, а также разрешает запуск таймера

66 после проведения подготовительных операций по запуску устройства. Триггер 72 предназначен для хранения состояния признака запуска устройства, который записывается в него по входам D и С при проведении подготовительных операций по

1700562

30 в

55 запуску устройства, Считывание состояния триггера 72 осуществляется через элемент

73 при наличии на его управляющем входе (групповой вход 36 блока 7) управляющего сигнала от блока 1.

Генератор 11 импульсов (фиг, 7) содержит кварцевый резонатор 74, задающие конденсаторы 75 и 76, генератор 77 тактовых импульсов, который может быть реализован на известной микросхеме К 580ГФ24, Генератор 11 предназначен для формирования тактовых и синхронизирующих сигналов, координирующих работу блока 1.

Вход запуска предназначен для приема сигнала установки(сброса) от блока 12 запуска, 1 на тактовый вход 39 блока 11 поступает сигнал готовности от элемента ИЛИ 8, который инициирует формирование сигнала готовности W1 на выходе 37,4 для окончания машинного цикла микропроцессора 52 блока 1 управления. Первый выход 37 предназначен для выдачи тактовых сигналов Г1, Г2, сигнала установки (сброса) RS и готовности

W1, поступающих на группу тактовых входов блока 1. На втором выходе 40 формируется последовательность импульсов, поступающая на синхровход блока 9.

Блок 12 запуска (фиг.8) содержит два двухвходовых элемента ИЛИ 78 и 79, Блок 12 осуществляет формирование управляющих сигналов для вывода блоков устройства на штатный режим работы.

Выход элемента 79 соединен с входом элемента 78 и подключен к первому выходу

38, через который на вход запуска генератора 11 поступает сигнал начальной установки. На втором выходе 41 блока 12 формируется сигнал установки в исходное состояние блока 10.

Третий вход 44, второй вход 43 и первый вход 42 блока 12 предназначены соответственно для приема сигнала начальной установки от интерфейсной магистрали 13 ввода-вывода, сигнала с первого выхода блока 7, извещающего о некорректной работе блока 7, сигнала с второго выхода блока 9, извещающего о несанкционированном захвате линии связи.

Блок 9 триггеров передачи (фиг. 9) содержит триггер 80, ключ, состоящий из резистора 81, транзистора 82 и конденсатора

83, таймер 84, триггер 85, Блок 9 предназначен для контроля работы блока 10 приема-передачи в режиме . выдачи данных в линию связи, а также для формирования сигнала, предотвращающего несанкционированный захват линии связи при зависании блока 10. Таймер 84 может быть реализован на известной микросхеме

1006ВИ1.

Таймер 84 предназначен для формирования сигнала через фиксированное время после его запуска. Фиксированное время определяется параметрами RC цепочки, состоящей из резистора 81 и конденсатора 83, Транзистор 82 предназначен для разряда конденсатора 83 при подаче на базу отрицательного потенциала с выхода триггера 80, работающего в режиме деления частоты, поступающей на второй вход 40 блока 9. Известительный вход 51 блока 9 предназначен для приема от блока 10 сигнала, извещающего о работе блока в режиме передачи данных в линию связи. По этому сигналу триггер 80 устанавливается в единичное состояние, транзистор закрывается, и конденсатор стремится зарядиться до уровня логической "1", при котором срабатывает таймер 84. По снятию сигнала на известительном входе 51 триггер 80 начинает работать в счетном режиме, и конденсатор разряжается, Второй выход 42 блока 9 предназначен для формирования сигнала, извещающего об истечении времени передачи данных в линию связи, т.е. о несанкционированном захвате линии связи. На первом выходе 48 блока 9 формируется сигнал запроса на прерывание для вывода блока 1 на обработку нештатного режима работы устройства, Через установочный вход 33 осуществляется установка триггера 85 в исходное состояние, т.е. съем сигнала запроса на прерывание.

Блок 10 приема-передачи (фиг, 10) предназначен для обмена информацией в последовательном коде между устройством и устройством верхнего уровня через канал связи, Блок 10 содержит первый буферный регистр 86, предназначенный для хранения информационного сообщения, передаваемого в линию связи, первый регистр 87сдвига, предназначенный для преобразования параллельного кода информации в последовател ьн ый, второй регистр 88 сдвига, преобразующий последовательный код информации, принимаемой через линейный вход-выход 17, в параллельный, второй буферный регистр 89, предназначенный для хранения информационного сообщения, принятого от регистра 88, счетчик 90, предназначенный для синхронизации принимаемого или выдаваемого информационного сообщения, первый триггер 91, предназначенный для формирования сигнала, извещающего блок 1 через шинный формирователь о готовности блока 10 передавать информационное слово в линию связи, селектор 92 флага, осуществляющий распознавание флаговой комбинации, обозначающей нача1700562

10 ло принимаемого из линии связи сообщения, генератор 93, предназначенный для формирования тактовых импульсов, синхронизирующих работу блока 10, второй триггер 94,.осуществляющий формирование 5 сигнала, извещающего блок 1 через шинный формирователь 95 о принятом информационном слове из линии связи, третий триггер

96, осуществляющий фиксацию режима работы блока 10 на прием или передачу, эле- 10 мент И 97, управляющий S-входом триггера

98, четвертый триггер 98, предназначенный для формирования сигнала прерывания по началу приема информации из линии связи, Элемент ИЛИ 8 по сигналам от блоков 15

3 или 6 формирует управляющий сигнал, по которому генератор 11 вырабатывает сигнал готовности, позволяющий микропроцессору 52 блока 1 закончить выполнение текущей команды и перейти на выпоЛнение 20 следующей команды.

На фиг. 11 представлена функциональная схема примера реализации блока 4 i выполнения операций, осуществляющего функцию вывода дискретных сигналов. Блок 25

4 i содержит регистр 99, элемент И 100, элемент 101 сравнения, наборное поле 102, элементы 103 вЂ” 110 гальванической развязки, выходные усилители 111-118.

Регистр 99 осуществляет хранение ин- 30 формации D0...07, принимаемой блоком 41 с интерфейсной магистрали 13 ввода-вывода. Элемент 101 предназначен для сравнения кода адреса АО...А7, поступившего на интерфейсную магистраль 13 ввода-вывода, 35 с кодом адреса, присвоенным данному блоку.выполнения операций на наборном поле

102.

Элемент И 100 по сигналам ВДЧ и с выхода элемента 101 формирует управляю- 40 щий сигнал занесения информации D0...07 в регистр 99, оповещающий сигнал-ответ (0TB) для блока 3. Элементы 103 вЂ” 110 осуществляют гальваническую развязку входных и выходных цепей блока 4 i. Выходные уси- 45 лители 111...118 осуществляют выдачу дискретных сигналов КО„.К7 относительно общей шины (ОШ) на объекты управления.

Вход 50 блока 4 i предназначен для приема сигнала готовности (ГОТ), разрешающе- 50 го выдачу информации через усилители

111 вЂ” 118 на объекты управления, На фиг. 12 представлена функциональная схема примера реализации блока 4 j выполнения операций, осуществляющего 55 функцию ввода дискретных сигналов. Блок

4 j содержит элементы 119 вЂ” 126 гальванической развязки, компараторы 127 вЂ” 134, шинный формирователь 135, элемент И 136, элемент 137 сравнения, наборное поле,138..

Элементы 119 вЂ” 126 осуществляют гальваническое разделение входных и выходных цепей, элементы 127 вЂ” 134 выполняют преобразование входных сигналов до уровней, принятых для интегральных микросхем, на которых реализовано устройство.

Шинный формирователь 135 предназначен для согласования сигналов, считанных с объекта, с интерфейсной магистралью 13 по электрическим и логическим условиям.

Шинный формирователь 135 может быть реализован на известной микросхеме . К580ВА86. Элемент 137 осуществляет сравнение кода адреса АО...A7, поступающего на интерфейсную магистраль 13 ввода-вывода от блока-3, с кодом адреса, присвоенном данному блоку выполнения операций на наборном поле 138, Элемент И 136 по сигналам ПРМ и с выхода элемента 137 формирует на выходе сигнал, разрешающий выдачу информационных сигналов 00...07 на интерфейсную магистраль 13, а также известительный сигнал-ответ(ОТВ) для блока 3.

Выходы блоков 4 i к объектам управления и входы блоков 4 j от объектов контроля на фиг. 1 не показаны.

Устройство работает следующим образом, При включении питания на интерфейсной магистрали 13 вырабатывается сигнал установки (УСТ), по которому блоки устройства приводятся в исходное состояние. Сигнал УСТ вырабатывается источником питания или другим блоком (на структурной схеме устройства не показан).

Блок 1 считывает иэ блока 7 состояние триггера 72 и анализирует его. Нулевое со-. стояние триггера 72 означает, что сигнал

УСТ сформировался по включению питания и необходима настройка устройства на выполнение основных функций. При этом блок

1 выполняет программу начального тестирования блоков 2, 5 и 10. После окончания тестирования блок 1 формирует на информационном входе-выходе 23, входе 28 режима и адресном входе 20 блока 5 соответствующиесигналы, по которым устанавливается уровень приоритета по обработке сигналов на запрос прерываний от блоков 6, 9 и 10.

Затем блок 1 формирует на шине 24,1 входа режима блока 7 сиг ал, соответствующий логической "1", а на входе 36.1 группы синхровходов блока 7 формируется синхросигнал. По этим сигналам триггер 72 устанавливается в единичное состояние.

Единичное состояние триггера 72 при анализе его блоком 1 означает, что было зависание блока 1, и запуск устройства

1700562

55 произведен сигналом с первого выхода блока 7, В таком случае начальное тестирование блоков устройства и настройка блока 5 может не производиться.

Дальнейшая работа устройства включает в себя следующие основные режимы функционирования: прием информации из канала связи, обмен информацией с блоками выполнения операций, выдача информации в канал связи.

Вся программа, реализующая алгоритм . выполнения основных режимов функционирования устройства, разделена на отдельные программные блоки таким образом, что продолжительность выполнения каждого программного блока известна и несколько меньше времени, на которое настроен таймер 66 блока 7, контролирующий работу блока 1. При штатной работе блока 1 по окончании выполнения каждого программного блока блоком 1 на шине 16 формируется управляющий сигнал, которым по установочному входу 29 блока 7 таймер 66 приводится в исходное состояние.

При зависании блока 1 на установочный вход 29 блока 7 управляющий сигнал не поступает, и через заданное время срабатывает таймер 66, При этом на первом выходе

43 блока 7 формируется сигнал, поступающий на второй вход блока 12. В этом случае на первом выходе блока 12 вырабатывается сигнал, поступающий на вход запуска блока

11, и производится перезапуск блоков устройства. Одновременно на втором выходе

50 блока 7 сигнал ГОТ принимает значение логического "0", который поступает на интерфейсную магистраль 13 и отключает выходные элементы блоков 41...4П от объекта управления. Настройка блока 10 на соответствующий режим обмена (выдача или прием) через линию связи осуществляется блоком 1, который на шине 15 формирует соответствующие сигналы данных, поступающие на информационный вход-выход 25 блока 10, и управляющий сигнал 35.4, поступающий на группу информационных входов

35 блока 10.

В режиме передачи информации в линию связи под воздействием сигнала 35.4 третий триггер 96 (фиг, 10) устанавливается в единичное состояние, При этом разрешается работа регистра 87, а на втором выходе

51 блока 10 формируется оповещающий сигнал, поступающий в блок 9 и извещающий его о режиме выдачи. По управляющему сигналу 35.2 от блока 1 открывается шинный формирователь 95, и на шину 15 через информационный вход-выход 25 передается состояние триггеров 91 и 94. Блок 1 анализирует состояние триггера 91 и, если оно равно "1", блок 1 через информационный вход-выход 25 по управляющему сигналу

35.1 заносит в регистр 86 информационное слово, Одновременно по управляющему сигналу 35.1 триггер 91 устанавливается в нулевое состояние. Генератор 93 формирует тактовые импульсы, которые поступают на вход счетчика 90 и регистров 87 и 88.

B режиме выдачи информации в линию связи работает регистр 87. Счетчик 90 считает тактовые импульСы и при достижении состояния, соответствующего разрядности информационного слова, на его выходе формируется сигнал, по которому производится запись информации с выхода регистра 86 в регистр 87 и установка триггера 91 в единичное состояние, что соответствует готовности блока 10 к приему следующего информационного слова от блока 1. Таким образом, осуществляется выдача в линию связи всего информационного сообщения

В начале информационного сообщения в линию связи всегда выдается флаговая комбинация, обозначающая начало сообщения. В режиме приема информации из линии связи блок 1 на шине 15 формирует соответствующие сигналы данных, поступающие на информационный вход-выход 25 блока 10. По управляющему сигналу 35.4, поступающему на группу входов 35 блока

10, триггер 96 устанавливается в нулевое состояние, по которому разрешается работа регистра 88 в режиме последовательного сдвига информации. При этом информационное сообщение, поступающее в блок 10 через вход-выход 17, заносится в регистр

88, где преобразуется в параллельный код, Этот код поступает на вход регистра 89 и на вход селектора 92, Селектор 92 распознает флаговую комбинацию и формирует сигнал, по которому счетчик 90 устанавливается в исходное состояние, а триггер 98 сигналом с выхода элемента 97 устанавливается в единичное состояние.

При этом на первом выходе блока 10формируется сигнал запроса на прерывание, извещающий о начале приема информации из линии связи. Счетчик 90 производит подсчет тактовых импульсов, поступающих на его вход и вход регистра 88. При достижении счетчиком состояния, соответствующего разрядности информационного слова, на его выходе формируется сигнал, по которому производится перезапись содержимого регистра 88 в регистр 89. Одновременно триггер 94 устанавливается в единичное состояние. По управляющему сигналу 35.2 от блока 1 открывается формирователь 95, и состояние триггера 94 передается через информационный вход-выход 25 на шину 15 и

1700562

50 далее в блок 1. Блок 1 анализирует готовность блока 10 по приему информационного слова и при положительном результате формирует управляющий сигнал 35,3, по которому с выхода регистра 89 выдается на информационный вход-выход 25 информационное слово, которое через шину 15 принимается блоком 1, Одновременно триггер

94 устанавливается в нулевое состояние.

Аналогично производится выдача и прием всего информационного сообщения.

Информация, принятая из канала связи, может иметь следующий информационный смысл; она может определять конфигурацию блоков выполнения операций, т.е. принадлежность их к источникам или приемникам информации; это может быть информация о технологических уставках для регуляторов или локальных устройств; это могут быть дискретные управляющие сигналы для управления исполнительными механизмами и устройствами, Выдача информации на блоки 41...4 выполнения операций вЂ” приемники информации осуществляется следующим образом. В соответствии с принятой из канала связи информацией о конфигурации блоков

41„.4 выполнения операций определяется адрес блока вЂ” приемника информации. Из блока 2 считывается информация, которую необходимо передать на блок 4 i вЂ” приемник информации.

Указанные сигналы формируются соответственно на шинах 14 и 16, По управляющему сигналу на шине 16 при наличии сигнала на выходе 32 блока 1 инициируется блок 3, и на интерфейсной магистрали 13 формируются соответственно адресные, информационные и управляющие сигналы.

Одновременно на пятом выходе блока 1 формируется сигнал ожидания, который поступает на вход 34 блока 6. По этому сигналу блок 6 начинает контролировать время обращения к блокам 41" 4п выполнения операций, В результате приема информации блок 4 i выполнения операций формирует сигнал ОТВ, который через блок 3 поступает на вход 49 элемента 8. При этом по сигналу с выхода 39 элемента 8, поступающему через генератор 11 на блок 1, последний переходит на выполнение следующей команды.

При отсутствии сигнала OTB через заданное время на выходе блока 6 вырабатывается сигнал, поступающий на блок 5 и элемент 8.

flo этому сигналу через генератор 11 блок 1 переходит на выполнение следующей команды, а на выходе 45 блока 5 формируется сигнал прерывания, по которому блок 1 выходит на обработку нештатного режима работы того блока выполнения операций, который не сформировал оповещающий сигнал, При этом блок 1 формирует в соответствующей ячейке памяти блока 2 слово состояния, в котором отражается работа блоков 41...4> и которое передается в линию связи.

Обмен информацией с блоками 4 jâ€” источниками информации осуществляется следующим образом. В соответствии с информацией о конфигурации блоков 41...4п на шинах 14 и 15 формируются адресные и управляющие сигналы. При наличии управ.ляющего-сигнала с выхода 32 блока 1 инициируется блок 3, и по интерфейсной магистрали 13 считывается информация с блока 4 j вЂ” источника информации, которая далее через шины 14 вЂ” 16 записывается в отведенные ячейки памяти блока 2. Переход блока 1 на выполнение следующей команды при наличии, а также при отсутствии сигнала OTB от блока 3 осуществляется аналогично описанному выше.

После обмена информацией со всеми блоками 41...4>, подключенными к интерфейсной магистрали 13 ввода-вывода, устройство переходит на выполнение режима выдачи информации в линию связи, Выдача информации влинию связи осуществляется блоком 10 через линейный вход-выход 17 после соответствующей его настройки. Информация, выдаваемая в линию связи, считывается блоком 1 с блока 2 и через шину 15 передается на входы-выходы 25 блока 10. В начале выдачи информации в линию связи на втором выходе блока 10 формируется сигнал признака передачи, который поступает на оповестительный вход 51 блока 9 и не изменяет своего состояния на протяже-, нии всего времени передачи. При этом триггер 80 блока 9 устанавливается в единичное состояние, и запускается таймер 84, который контролирует время выдачи информации в линию связи, По окончании выдачи данных в линию связи сигнал с второго выхода блока 10 снимается, триггер 80 начинает работать в счетном режиме, и таймер 84 приводится в исходное состояние.

Если время выдачи информации в линию связи превышает заданное, срабатывает таймер 84, на втором выходе 42 блока 9 формируется сигнал, поступающий на первый вход 42 блока 12. Одновременно триггер 85 блока 9 устанавливается в нулевое состояние, и на первом выходе 48 блока 9 формируется сигнал запроса на прерывание, поступающий в блок 5, на выходе 45 которого вырабатывается сигнал запроса прерывания. На выходе 41 блока 12 формируется сигнал установки блока 10 в исходное состояние, а блок 1 выходит на

1700562

16 обработку прерывания по запросу от блока

9. После обработки запроса от блока 9 на выходе 33 блока 1 формируется сигнал, по которому с выхода 48 блока 9 снимается сигнал запроса на прерывание, 5

Формула изобретения

Устройство для обмена данными, содержащее блок управления, блок памяти, блок сопряжения, блоки выполнения операций, блок прерываний, блок приема-передачи и 10 генератор импульсов, причем линейный вход-выход блока приема-передачи является линейным входом-выходом устройства, адресные входы блока памяти, блока сопряжения и блока прерываний соединены с 15 группой адресных выходов блока управления, группа входов-выходов данных которого подключена к информационным входам-выходам блока памяти, блока сопряжения, блока прерываний и блока приема- 20 передачи, группа выходов операции блока управления соединена с входами режима блока памяти, блока сопряжения и блока прерываний, первый и второй выходы блока управления подключены соответственно к 25 входу разрешения блока памяти и первому входу блока прерываний, выход которого соединен с входом запуска блока управления, третий выход блока управления подключен к входу разрешения блока 30 сопряжения, первая группа выходов блока управления соединена с группой информационных входов блока приема-передачи, первый выход которого подключен к второму входу блока прерываний, первый выход 35 генератора импульсов соединен с группой тактовых входов блока управления, а интерфейсные входы-выходы блока сопряжения и блоков выполнения операций образуют интерфейсный вход-выход устройства, о т л- 40 ичающееся тем, что с целью расширения функциональных возможностей за счет обеспечения контроля устройства в реальном масштабе времени, оно содержит блок задержки обмена, блок триггеров состояния, блок триггеров передачи, элемент ИЛИ и блок запуска; при этом информационный вход-выход блока триггеров состояния соединен с группой входов-выходов данных блока управления, первый выход блока запуска подключен к входу запуска генератора импульсов, второй выход блока запуска вЂ” к входу разрешения блока прйема-передачи, четвертый и пятый выходы блока управления вЂ” соответственно к установочному входу блока триггеров передачи и входу блока задержки обмена, выход которого соединен с третьим входом блока прерываний и первым входом элемента ИЛИ, четвертый вход блока прерываний подключен к первому выходу блока триггеров передачи, второй выход которого соединен с первым входом блока запуска, второй вход блока запуска подключен. к первому выходу блока триггеров состояния, второй выход и вход сброса которого соединены с интерфейсным входом-выходом устройства, выход блока сопряжения подключен к второму входу элемента ИЛИ, выход которого соединен с тактовым входом генератора импульсов, второй выход генератора импульсов подключен к синхровходу блока триггеров передачи, вторая группа выходов блока управления соединена с группой синхровходов блока триггеров состояния, установочный вход которого подключен к первому выходу группы выходов операции блока управления, а третий вход блока запуска соединен с входом сброса блока триггеров состояния.

1700562!

° i I г ) !

I .1

) С Ъ

Ф I

СГ) Г вЂ” вЂ” "I

1 СЧ I

I I

1 с) 1

1 вЂ” I

Се) 1

1 3 3

1, Ю I

1 3Г1 1

1 вЂ” вЂ” вЂ” вЂ” 1

I Ф»

I °

1 еО t

1 СГ} I

1 вЂ” вЂ” 1

1 l

I t

1 СЧ t г} I

1 }

l )е

) !31

1 1

Ф о

Ct: о х

I О I

1 сГ} 1

} } о

0 о Э

1 е4 О

1 вЂ” вЂ” -+

I O

1 О

1 -3 О

ГвЂ”

I 1

1 LA

I . °

ГвЂ”

I °

1 " (Ч I

1 ее

1 СМ с )ее

° С .1

1 М

1 е е

1 -Ф

1 " Ю

1 -=е

1 е. СС

О О О О О О О О О О е»

ОООООООООе вЂ” О) 1

ООООООООеОО I

О О О О О е.е О О О О О 3

OOOOOO OOOO 1

ООООООООООО I

ООООеООе вЂ” ООО) I

ОООеООООООО I

ООе»ОООО ОООО) 1

О ОООО ОООOЮ 1

I ОООООООООО!

1. 1

О О О О ° I» е» O O, 1 О I

О О О О О О. D е вЂ” ° D I I..I

ОDОООООО ° е»r I

Ое»DОDDIDDее1

ОО Dе»е» ° ее ) I

ЮОО ° ° е» е »е» 1» 3

D 1

О е ю» е е

1700562

57 М

1700562

АГ 77

1700562

1 100562 чало

1700562

Составитель Г. В итал иев

Редактор О.Хрипта Техред М,Моргентал Корректор Э,Лончакова

Заказ 4468 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, yn,Гагарина, 101

Устройство для обмена данными

Патент 1700562