Устройство для анализа распределений структурных сигналов

Устройство для анализа распределений структурных сигналов

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и может быть применено для регистрации и обработки структурных сигналов . Цель изобретения - повышение точности анализа структурных сигналов. Устройство содержит блок памяти, детектор перепадов, блоки сравнения, элемент задержки , элемент И, тактовый вход детектора п ерепадов, элемент ИЛИ, Детектор перепадов содержит блоки задержки, блоки вычитания, накапливающие сумматоры, блок деления, блоки формирования степенной функции, квадратор, блок вычисления модуля, коммутатор, сумматор, блоки сравнения , элемент И и регистры. 2 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛ ИСТИЧ Е С К ИХ

РЕСПУБЛИК (я)5 G 06 F 15/36

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4664147/24 (22) 20.03.89 (46) 23.12,91. Бюл. М 47 (72) С.А.Елманов (53) 681.3 (088,8) (56) Авторское свидетельство СССР

N 830399., кл. G 06 F 15/36, 1979.

Авторское свидетельство СССР

N 1283793, кл, G 06 F 15/36, 1985. (54) УСТРОЙСТВО ДЛЯ АНАЛИЗА РАСПРЕДЕЛЕНИЙ СТРУКТУРНЫХ СИГНАЛОВ (57) Изобретение относится к вычислительной технике и может быть применено для

Изобретение относится к вычислительной технике и может быть применено для регистрации и обработки структурных сигналов.

Целью изобретения является повышение точности анализа распределений структурных сигналов.

На фиг. 1 представлена блок-схема предлагаемого устройства; на фиг. 2 — схема детектора перепадов. Устройство содержит блок 1 памяти, детектор 2 перепадов, блоки 3 и 4 сравнения, элемент 5 задержки, элемент И 6, тактовый вход 7 детектора перепадов, элемент ИЛИ

8, информационный вход 9, тактовый вход

10, первый управляющий вход 11, второй управляющий вход 12.

Детектор 2 перепадов содержит блоки

13 — 15 задержки, блоки 16 — 19 вычитания, накапливающие сумматоры 20 и 21, блок 22 деления, блоки 23 и 24 формирования степеней функции. квадратор 25, блок 26 вычисления модуля, коммутатор 27, сумматор

„„SU ÄÄ 1700565 А1 регистрации и обработки структурных сигналов, Цель изобретения — повышение точности анализа структурных сигналов, Устройство содержит блок памяти, детектор перепадов, блоки сравнения, элемент задержки, элемент И, тактовый вход детектора перепадов, элемент ИЛИ, Детектор перепадов содержит блоки задержки, блоки вычитания, накапливающие сумматоры, блок деления, блоки формирования степенной функции, квадратор, блок вычисления модуля, коммутатор, сумматор, блоки сравнения, элемент И и регистры. 2 ил.

28, блоки,29 и 30 сравнения, элемент И 31, (/) регистры 32-34. l а»каки

Устройство работает следующим образом. и

Устройство реализует построение опорного множества перепадов структурного сигнала, При этом последовательно анали- д зируются . все точки сигнала на наличие перепада яркости между смежными однородными протяженными областями, Сигнал в некоторой окрестности текущей точки аппроксимируется ступенчатым перепадом, при этом определяется, насколько точно та- О кая аппроксимация соответствует характе- Ql ру сигнала а этои окрестности, Дла этого, ). » находят среднеквадратическое отклонение отсчетов сигнала относительно данного ступенчатого перепада, т.е. среднеквадратическое отклонение значений отсчетов сигнала относительно значений уровней "полочек", Если значение среднеквадратического отклонения меньше заданного порогового значения ЛD, а модуль разности между значениями уровней "полочек" больше за1700565 данного порогового значения Л S, то считается, что перепад обнаружен.

Перепад определяется как вектор размерности два, т.е. перепад определяется двумя параметрами, Первый — это начало

j-го перепада hi, второй — величина Л! перепада ki, т.е. ki = (hl,Л!, где k! — j-й обнаруженный перепад, Начало hl перепада k! равно минимальному значению из соответствующих локальных средних значений сигнала, т,е, значение, соответствующее уровню нижней иполочки", Под величиной Д перепада k! подразумевается модуль разности между соответствующими локальными средними значениями, т.е. разность между значениями уровней верхней и нижней "полочек", Если в I-ом такте работы перепад не обнаружен, то считается, что kl = kl-1, где kl — опорное множество перепадов, полученное в I-ом такте работы, kl = {(hrr, Л ), m = 1„,,n(l)), где и(!) — мощность множества 1ц, Если в I-ом такте работы обнаружен перепад К1, то корректируется опорное множество перепадов kl-1, полученное в предыдущем (! — 1)-ом такте работы. В случае, если в опорном множестве kl-1 перепадов не существует перепада k„=(h,Ë, ), 1

его место в опорном множестве перепадов заносится текущий обнаруженный перепад, т.е, k = ki, Если же величина Лж этого перепада К, не больше величины Л! обнаруженного перепада ki, 1o обнаруженный перепад k! игнорируется kl = kl- Затем начинается следующий (I+1)-й такт работы устройства и анализируется следующая точка сигнала, Полученное таким образом после анализа всех точек сигнала множество k является опорным множеством перепадов сигнала, Мощность этого множества не будет превышать величины (M 1), где M — количество значений уровня сигнала.

Таким образом, работу устройства можно описать следующими выражениями.

На первом этапе рекурсивно определяются значения локальной суммы Я и локальной дисперсии Dl отсчетов сигнала по текущей апертуре длины N:

Sl = Si-1+ (XI — XI-N) X Xf — N

N N

Dl-S(-(— ) (I >N)

2 где Х! — код текущего I-ro отсчета сигнала, Для первых N тактов значения S! и S!

2 (j = 1, N) рекурсивно определяются из выражения

Si = Si 1 + Xl

sf=sl- +-Д (2) S =0

S0 =0.

Затем для i-го отсчета изображения, (I>2N) определяются значения величин

О!+Р! — N

Dl—

2 (3) 25!

Б $ — н! (4) hl =мин (N,,ч ) (! 2 N ) (5) где Dl — среднеквадратическая ошибка аппроксимации для точки (i-N);

Л! — величина перепада в точке (! — N);

35 hl — начало перепада в точке (I-N), Если выполняются условия:

Л $ < Л! Л Dl < Л D, (6) 40 где ЛS, ЛD — заранее заданные пороговые значения; то считается, что в точке (!-N) обнаружен перепад kl =- {hl, Л! ) т,е.

45 1, если Л S < Л и Dl < Ло

Т! = (7)

О, в противном случае, где T(i) — признак определения перепада в точке (! — N).

50 Затем корректируется опОрное множество перепадов ki-i - {щ, j = 1, пр-1)) перепадов, полученное в предшествующем (1-1)-ом шаге работы. Опорное множество перепадов kl-1 записано в блоке памяти та55 ким образом, что перепаду kn Е kl-1 kn = { hn, Л ) в блоке памяти в ячейке с адресом hn записан; значение h, (n f (1, n(i-1)j), Тогда в !-ом такте работы устройства по адресу hl

= hr формируется соответственно значение

fl (!1п) 1700565

4, если (fl — 1/h„= 0 /fl — 1/h„) ) 4 ) л Т/I ) = 1

fl (hï) =

fl — 1/hn ), в противном случае, — 1 — Sl — 1 — Sl -N — 1

N где fl(hn) — содержимое ячейки блока памяти с адресом h> в I-ом такте работы. . Учитывая, что блок памяти в начальный момент обнулен, то с окончанием работы в нем по соответствующим адресам формируются элементы опорного множества перепадов сигнала.

В начальный момент времени блок 1 памяти, блоки 13 — 15, накапливающие сумматоры 20 и 21, регистры 32 — 34 обнулены.

Пусть в текущем !-ом такте работы на информационный вход 9 устройства поступил код текущего отсчета Xl, который затем поступает на вход детектора 2 перепадов.

Код отсчета Xl с входа детектора 2 перепадов поступает на первый вход блока 16, входы блока 13 и блока 24. Учитывая, что блок 13 длины N в начальный момент времени обнулен, на его выходе в течение первых N тактов (! = 1, N) будет формироваться нулевой код, В последующих тактах (i>N) на выходе блока 13 будет формироваться код отсчета Xl-N, поступившего на вход блока 13

N тактами ранее.

Значения с выхода блока 13 поступают на второй вход блока 16 и вход блока 23. В блоках 23 и 24 производится табличное выхг числение результатов функции y= f(X)—

N (где Х- значение на входе блока постоянной памяти). Значение с выходов блоков 23 и 24 поступает соответственно на первый и второй входы блока 17. Значения с выходов блоков 16 и 17 поступают соответственно на входы накапливающих сумматоров 20 и 21.

Таким образом, в !-ом такте работы 0 = 1, !ч) на вход накапливающего сумматора 20 поступает код величины XI, а на вход накапливающего сумматора 21 — Х! . Тогда, учиты2 вая то, что накапливающие сумматоры 20 и

21 в начальный момент времени обнулены, в !-ом такте работы согласно выражению (2) в них формируются коды значений $! и $! .

В последующих !-х тактах работы (i>N) в накапливающих сумматорах 20 и 21 формируются согласно выражению(1) величины $! и Sl соответственно, На выходах накапливающих сумматоров 20 и 21 в i-ом такте работы формируются коды величин, сформировавшихся в них тактом ранее, т.е. коды величин $1-1 и $ -1 г соответственно. Код велИчины $ -1 с выхода накапливающего сумматора 20 поступает на вход блока 22 деления, в который реализует вычисление функции деления на константу f(X) = — . Код величины с выхода

Х

N блока 22 деления поступает на входы блока

5 14, квадратора 25 и вторые входы блока 18 и коммутатора 27, Код величины — 1 („„) с выхода квадратора 25 поступает на первый вход блока 19, на второй вход

10 которого поступает значение Sl-1 с выхода г накапливающего сумматора 21. Код величины Dl-1 (согласно (1)) с выхода блока 19 поступает на вход блока 15 и первый вход сумматора 28.

15 Блоки 14 и 15 имеют длину N, Поэтому в I-ом такте работы t!>2N) на выходе блоков

14 и 15 сформируются соответственно коды

Sl — g — 1 Dl — g — 1 величин И СООТВеТСТ20 $1 — М вЂ” 1 венно. Код величины !ч. с выхода блока 14 поступает на первые входы блока 18 и коммутатора 27, На выходе блока 18 формиSl — 1 Sl — 1! — 1

25 руются код величины . который затем поступает на вход блока 26, на выходе которого (согласно выражению (4)), формируется код величины

30 4 — 1=

SI -1 Sl - N -1

N N

Код величины 4-1 с выхода блока 26 поступает на первый вход блока 29 сравнения и вход регистра 33, на выходе которого сформировано значение 4-2, поступившее на вход регистра 33 тактом ранее. Значение величины Ь!-г с выхода регистра 33 поступает на второй выход детектора 2 перепадов. Выход знакового разряда с выхода блока 18 подается на управляющий вход коммутатора 27, на входах которого сфорSl -М вЂ” 1 Sl -1

45 мированы коды величин „„и соответственно. Тогда, в случае, если

Sl - i Sl - i - N

N 0 ; т,е.

50 $! — 1 $1 — 1 — Й, то на выходе коммутатора 27 . формируется код величины

Sl — 1 — И Sl — 1, в противном же случае

1700565

Таким образом, реализовано вычисление функции (согласно (8)): — 2, если (fj — 1/hj — 2 ) =0>fj — 11 Ц вЂ” 2 ) > Q — 2 )v Т()-2) = 1

f (hj — г) =

tj — 1 (hj — z ) в противном случае .

Элемент 5 задержки обеспечивает за- перепадов не осуществится накопление ведержку тактового импульса на время, рав- 50 личин для дальнейшего рекурсивного выное суммарному времени 2N+2 тактов числения, т.е. пока детектор 2 перепадов не работы, времени считывания из блока 1 па- войдет в установившийся режим работы, мяти, срабатывание схемы сравнения, эле- тактовые импульсы на управляющий вход мента И и элемента ИЛИ. блока 1 памяти поступать не могут, так как

Таким образом, в течение первых 55 блок 1 памяти работает только в режиме (2M+2)-õ тактов работы, пока в детекторе 2 считывания, По окончании цикла работы, Таким образом, на выходе коммутатора

27 в 1-ом такте работы формируется код веSi — 1 8l — 1 — Н личины hi — 1 = мин (N N

) (согласно (5)). Код величины hl-1 с выхода коммутатора 27 поступает на вход регистра

32, на выходе которого сформирован код величины hl-г, который затем поступает на первый выход детектора 2 перепадов. В том же l-ом такте работы на входы сумматора 28 поступают соответственно коды величин D+1 и Энч-1, DI — 1+ Dj — И вЂ” 1

Код величины Dl — 1—

2 (согласно (3)) с выхода сумматора 28 (деление на 2 осуществляется отбрасыванием младшего разряда с выхода сумматора 28) поступает на второй вход блока 30 сравнения.

На второй вход блока 29 сравнения подается код величины AS с второго управля ющего входа детектора 2 перепадов. На первый вход второй схемы сравнения подается код величины ЛО с первого управляющего входа детектора 2 перепадов, Значения с выходов "Больше" блоков 29 и

30 поступают на соответствующие входы элемента И 31. Таким образом, на выходе элемента И 31 будет формироваться значение логической "1", если выполняется условие(6):AS < 4-1 и бн1 < hD, и значение, логического "О" в противном случае, т.е, формируется код величины T(l — 1) (согласно (7)). Значение с выхода элемента И 31 поступает на вход регистра 34, на выходе которого формируется значение T(1-2), посту, пившее на его входтактом ранее. Значение

Т(-2) с выхода регистра 34 поступает на третий выход детектора 2 перепадов, т.е. если в точке (! — N — 2) обнаружен перепад, то сформируется код логической "1", в противном случае — код логического "О".

Детектор 2 перепадов работает в конвейерном режиме и в каждом j-ом такте работы (j> 2N + 2) на его соответствующих выходах сформируются значения соответствующих величин hj-z, фг, (TJ — 2), полученных при анализе (j —.N — 2)-й точки на наличие перепада, На первом выходе детектора 2 перепадов формируется значение, соо1 ветствующее началу hj-2 перепада, на втором— величина, соответствующая величине фг

5 перепада, на третьем выходе — признак T(j—

2) наличия перепада ("1" — перепад обнаружен, "О" — перепад не обнаружен).

В каждом j-o такте работы 0 > 2N+2) значение начала соответствующего перепа10 да поступает на адресный вход блока 2 памяти, СОдЕржимОЕ fj-1(hj-Z) СООтвЕтСтвующей ячейки блока 2 памяти поступае на первые входы блоков 3 и 4 сравнения, на вторые входы которых поступает нулевой

15 код с входа нулевого кода устройства и значение величины, соответствующей величине перепада, с второго выхода детектора 2 перепада соответственно. Значения с выхода

"Равно" блока 3 сравнения и "Больше" бло20 ка 4 сравнения поступают на входы элемента ИЛИ 8.

На выходе элемента ИЛИ 8 формируется код логической "1", если выполняются условия fj-1(hj-2) =- 0Vfj-1(hj-2) > фг и логиче25 ский "О" — в противном случае. Значение с выхода ИЛИ 8 поступает на второй вход элемента И 7, на первый вход которого поступает значение признака наличия перепада Т(-2) с третьего выхода детектора 2

30 перепадов, Значение с выхода элемента И 7 поступает на второй вход элемента И 6, на первый вход которого поступает тактовый импульс, прошедший через элемент 5 задержки. Если выполняется условие fj — 1(hj-2)

35 = GVfj-1(hj-z) > Д-2 и на третьем выходе детектора 2 перепадов сформировано значение логической "1", т.е, T(j — 2)=й, перепад обнаружен, и на управляющий вход блока 1 памяти поступает тактовый импульс с выхо40 да элемента И 6, и в блок 1 памяти в ячейку с адресом hj-г записывается значение -2, в противном случае тактовый импульс на вход блока 1 памяти не поступает, и содержимое ячейки не изменяется.

1700565

45

50 т.е, когда тактовые импульсы не поступают извне на тактовый вход 10 устройства, тактовые импульсы с выхода элемента 5 задержки также не смогут поступать на управляющий вход блока 1 памяти, так как на выходе детектора 2 перепадов установившиеся неменяющиеся перепады (на тактовый вход детектора 2 перепадов тактовые импульсы уже поступать не будут), значение соответствующей ячейки блока 1 памяти уже будет скорректировано, и на выходе элемента И 7 будет значение логического

"0".

Таким образом, после окончания цикла работы, учитывая, что в начальный момент времени ячейки блока 1 памяти обнулены, в ячейках памяти 1 сформируются значения элементов опорного множества перепадов.

Формула изобретения

Устройство для анализа распределений структурных сигналов, содержащее блок памяти, блоки сравнения, блоки формирования степенной функции, три блока вычитания, два накапливающих сумматора, квадратор, коммутатор, блок деления, элемент ИЛИ, два блока задержки, причем информационный и тактовый входы первого блока задержки являются одноименными входами устройства, выход первого блока задержки соединен с входом вычитаемого первого блока вычитания и через первый блок формирования степенной функции — с входом вычитаемого второго блока вычитания, вход которого подключен к информационному входу первого накапливающего сумматора, вход синхронизации которого соединен с входом синхронизации второго накапливающего сумматора, с тактовым входом второго блока задержки и является тактовым входом устройства, информационный вход которого подключен к входу уменьшаемого первого блока вычитания и через второй блок формирования степенной функции — к входу уменьшаемого второго блока вычитания, выход первого блока вычитания соединен с входом второго накапливающего сумматора, выход которого через блок деления и квадратор соединен с входом вычитаемого третьего блока вычитания, выход которого подключен к информационному входу второго блока задержки, а

40 вход уменьшаемого — к выходу первого накапливающего сумматора, о т л и ч а ю щ е ес я тем, что, с целью повышения точности, в него введены третий блок задержки, элемент задержки, элемент И, регистры, блок вычисления модуля, четвертый блок вычитания и сумматор, первый вход которого соединен с выходом третьего блока вычитания, второй вход — с выходом второго блока задержки, а выход сумматора подключен к первому входу первого блока сравнения, выход "Больше" которого соединен с пер.вым входом первого элемента И, второй вход которого подключен к выходу "Больше" второго блока сравнения, а выход — к информационному входу первого регистра, выход которого подключен к первому входу второго элемента И, выход которого соединен с тактовым входом блока памяти, выход которого подключен к первым входам третьего и четвертого блоков сравнения, выход

"Равно" третьего и выход "Больше" четвертого блоков сравнения соединены с входами .элемента ИЛИ, выход которого подключен к второму входу второго элемента И, выход блока деления соединен с информационным входом третьего блока задержки, с первым информационным входом коммутатора и с входом уменьшаемого четвертого блока вычитания, вход вычитания которого соединен с вторым информационным входом коммутатора и подключен к выходу третьего блока задержки, выход четвертого блока вычитания через блок вычисления модуля соединен с первым входом второго блока сравнения и с информационным входом второго регистра, выход которого соединен с информационным входом блока памяти и с вторым входом четвертого блока сравнения, знаковый выход четвертого блока вычитания подключен к управляющему входу коммутатора, выход которого соединен с информационным входом третьего регистра, выход которого соединен с адресным входом блока памяти, входы синхронизации регистров соединены с тактовым входом устройства, подключенным через элемент задержки к третьему входу второму элемента И, вторые входы первого, второго и третьего блоков сравнения являются входами задания порогов устройства.

1700565 бьат 2

Редактор О.Хрипта

Заказ 4468 Тираж Г1одписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5

Производственно-издательский комбинат -Патент", г. Ужгород, ул.Гагарина, 101

Составитель С.Ионкин

Техред М.Моргентал

Корректор Э.Лончакова