Усилитель считывания для запоминающего устройства

Усилитель считывания для запоминающего устройства

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и предназначено для использования в интегральных электрически программируемых ПЗУ. Цель изобретения - повышение быстродействия усилителя считывания . Поставленная цель достигается за счет введения элемента подавления помехи на конденсаторе 53, а также введения в инвертор 6 ключевых транзисторов 50 и 51 с соответствующими связями. 1 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (51)5 G 11 С 7/00

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ .

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4749291/24 (22) 20.09,89 (46) 30.12.91. Бюл. М 48 (71) Киевский научно-исследо вател ьс кий и нститут микроприборов (72) В.П.Сидоренко, С.И.Яровой, А.А.Хорунжий и С.В.Куриленко (53) 681.327.6 (088,8) (56) Патент США hh 4223394, кл, 6 11 С 7/00, опублик. 1980.

Патент США hh 4654831, кл. G11 С 7/00,,опублик. 1987.

«Ы„„1702423 А1 (54) УСИЛИТЕЛЬ СЧИТЫВАНИЯ ДЛЯ ЗАПОМИНАЮЩЕГО УСТРОЙСТВА (57) Изобретение относится к вычислительной технике и предназначено для использования в интегральных электрически программируемых ПЗУ. Цель иэобретения— повышение быстродействия усилителя считывания. Поставленная цель достигается эа счет введения элемента подавления помехи на конденсаторе 53, а также введения в инвертор 6 ключевых транзисторов 50 и 51 с соответствующими связями. 1 ил.

Изобретение огнос))т. Я )4 вычислительной технике и предназначено для использс)вания в интегральных электрически программируемых ПЗУ, Цель изобретения — повышение быстро- 5 действия усилителя считывания.

На чертеже изображена электрическая схема усилителя считывания В составе запоминающего устройства, Устройство содержит блок 1 заряда, 10 коммутатор 2, накопитель 3 информации, формирователь 4 опорного напря>кения, блок 5 усиления, инвертор 6, шину 7 питания, Блок 1 заряда состоит из транзисторов 15

8 и 9, входа 10 разрешения выборки, тра".эистора 11, шины 12 нулевого г)отенциала, транзисторов 13-15, выхода 16, транзистора

17, входа 18 предустановки.

Коммутатор 2 состоит из транзисторов 20

19 и входов 20, Накопитель 3 состс44)т из информационных входов 21, транзисторов 22 и 23, входов

24 и 25 выборки строк, транзистора 26, прямого входа 27 предустановки. 25

Формирователь 4 or»opHoro наг»ря>кения состоит из транзисторов 28-33, выхода

34, транзисторов 35 и 36, информационного входа 37, транзисторов 38-40.

Блок 5 усиления состоит из транзисто- 30 ров 41-44, выхода 45, транзистооа 46, входа

47 установки, Инвертор 6 состоит из нагрузочного транзистора 48, ключевых транзисторов 4951, выхода 52. 35

Усилитель также содержит элемент подавления помехи на конденсаторе 53.

Усилитель считывания работает в двух режимах: считывания и хранения информации. 40

Для реализации режима считывания на

Вход 10 подается нулевой»14сп енциал, открь»вающий нагрузочные транзисторы 8, 9, 28 и

29.

На вход 47 поступает потенциал, оаз- 45 ныи ",8 В, открывзю ций транзистор 46, На входы 20 и 24 подается потенциал, близкий к напряжению питания„открывающий транзистор 19 коммутатора 2.

По фронту изменения адреса формиру- 50 ется сигнал предустановки с амплитудой, равной напряжению питания, и длительностью 20 нС, поступающий на Вход 27. Инверсный сигнал предустановки поступает на вход 18. При этом передаточный транзистор 55

17 блока 1 заряда и вторсй ключевой транзистор 36 формирователя 4 опорного напряжения запираются. На входах 16 и 34 блока

5 усиления формируется выс»экий потенциал. Разрядный транзистор 26 матричного накопителя 3 и ключевой транзистор40формирователя 4 опорного напряжения открываютсЯ, и Все Входы 2 4 и Вход 37 Формирователя ог)ооного напряжения разря>ка)отся до нулевого потенциала. По Окончании сигнала предустановки на Вход 27 поступает нулевой потенциал, запирающий разрядные транзисторы 26 накопителя 3 и Разрядный транзистор 40 формиаователя 4 опорного напря>кения, а )»л вход 18 подается )OT» HqNал, близкий к напряжени»о питания, Открывающий передаточные транзисторы 17 бло)<а 1 заряда и ключевой транзистор 35 формирователя 4 опорного напряжения, alp» этом через о крытые транзисторы 17 и

15 начинается перезаряд малой емкости

Входа 16 на большую емкостнyfo нагрузку ин(4)ормационного s)(opa 21.

Если выбранный 33 lo!NNH»BfoLLNN TpBH3NcTop 22 находи.ся В закрытом состоянии, fo напряжение, поступающее на его за. Вор, недостаточно для его от»»лраг»ия. Инфоома4лионнь»Й вх:.,.:,2 при этом нани)нает заряжаться чеоез Отк))ь)тые зарядный TpBH3»cTOО 13 и

ВыходнОЙ TpBHBNciop 45 бло:(3 I заРЯД."».

При этом на Выходе 16 блока 5 усиления формируется с гнал помехи, который может привести к его:ложному срабать!Ванию.

Благодаря конденсатору 53 сигнал помехи комг»енсируе ся за счет и .,р.;аспоеделения заряда через его емк()сть между

Bxopами 16 и 34 блока 5.

Как толькО г .Отенцидл на ВхОДе 21 ДОстигHGT УРОВ»-»Я 4,6 8, f(o 4 Орый подается на затвор транзистора 11 N OT!(Ob!BBOT его настолько, чт() б)ла)одарг{ наличи;о «брат»ой связи обеспечивается Запирание зарядного транзистора 13 и транзистора 15 блока 1 заряда. При запирании транзистор 15 отделяет большую нагрузсчную емкость инфор-!

wary»oHHof o B.(c qB 2 or; »Bлой 4-»34 {)iso »HO»)4 емкости Входа !{3 бл-„ка .".., Б ре"ульта е потвнциал на Входе 16 блока 5, кс)» Орый повышался постзпенно В соответств .ли = Ростом

Г)отенциала на ин )ooMBLNOHHO{ ВКОде 21, Ризапиоа ии-гранзисгор3156 с- Р арстает до поте< ) циала ь»Впряжен»я 4) »тания, Если Выбранный за{)омина»О»1.,»й TðBHзистор 22 находится В Открь)том ссстоянии. то потенциал 4)3 информационном Входе 21 начинает уменьшаться и ограничивается напряжением 1,5 В, обусловленном токами через открывающиеся транзисторы 13 и 15, на

33TBopb! Которых при этом подле. {:ff coGTветственно напояжение 2,6 N 3,3 Б.

Таким образом, ток заряда через зарядный транзистОР 13 и транзистОР !5 ВызыВает ограничение rof(3 разряда инФОрмационного входа 2! На величин. не более 0,1 В.

1702423

10

Благодаря наличию обратной связи в усилителе изменение напряжения на информационном входе 21 на 0,1 В вызывает подзапирание или приоткрывание ключевого транзистора 11, что приводит к увеличению или уменьшению напряжения на затворах зарядного транзистора 13 и транзистора 15 на величину 1,0 В. В результате десятикратно увеличенное изменение напряжения на входе 21 поступает на затворы зарядных транзисторов, что способствует скорейшему формированию на входе 16 блока 5 высокого, равного напряжению питания, или низкого, равного 2,5 В, уровней, соответствующих закрытому или открытому состоянию выбранного запоминающего транзистора 15.

На вход 34 блока 5 подается опорное напряжение, создаваемое на стоке выход, ного транзистора 33 формирователя 4 опор ного напряжения током разряда через выбранный избыточный транзистор 38, находящийся в открытом состоянии, так как эти транзисторы находятся только в состоянии с низким пороговым напряжением. Благодаря тому, что геометрическая ширина зарядного транзистора 31 формирователя 4 опорного напряжения в два раза больше геометрической ширины зарядного транзистора 13 блока 1 заряда, а другие транзисторы, имеющие одинаковое функциональное назначение, имеют и одинаковые геометрические размеры, обеспечивается постоянная величина отношения токов считывания запоминающих транзисторов 22 и 38. Пои этом на входе 34 блока 5 формируется опорное напряжение, равное 3.0 В, Блок 5 сравнивает потенциал на входе

16, обусловленный током считывания выбранного запоминающего транзистора 22, с опорным напряжением на входе 34, обусловленного током считывания избыточного запоминающего транзистора 38 — аналога запоминающего транзистора матрицы, Если ток считывания запоминающего транзистора ниже ожидаемого, то и ток считывания избыточного транзистора будет соответственно ниже. В результате изменится и ток срабатывания усилителя считывания. Такая схема позволяет сохранить работоспособность при наличии технологических разбросов и геометрических уходов запоминающих транзисторов, В результате на выходе 45 дифференциального усилителя формируется сигнал, амплитуда которого изменяется от 4,0 до 0,6 В. Полученный сигнал поступает на инвертор 6, на выходе 52 которого

55 формируется сигнал амплитудой от 0 до 5,0 В.

При переключении в режиме хранения на вход 10 разрешения выбора подается потенциал, близкий к напряжению питания, запирающий нагрузочные транзисторы 8 и

9 блока 1 заряда и нагрузочные транзисторы

26 и 29 формирователя 4 опорного напряжения. При этом запираются транзисторы 13 и

15 блока 1 и 31 и 33 формирователя 4 опорного напряжения, обеспечивая нулевой потенциал на всех шинах столбцов, Формула изобретения

Усилитель считывания для запоминающего устройства, содержащий блок заряда, блок усиления, формирователь опорного напряжения, инвертор, состоящий из первого ключевого транзистора с каналом и-типа и лгрузочного транзистора с каналом п-типа, сток которого подключен к шине питания усилителя, исток является выходом усилителя и соединен со стоком первого ключевого транзистора, исток которого подключен к шине нулевого потенциала усилителя.а затвор — к выходу блока усиления, вход установки которого является входом установки усилителя, информационный вход соединен с выходом блока заряда, вход разрешения выборки, информационный вход и вход предустановки которого является входом разрешения выборки. информационным входом и инверсным входом предустановки усилителя соответственно, опорный вход блока усиления соединен с выходом формирователя опорного напряжения, вход разрешения выборки и инверсный вход предустановки которого соответственно соединены с входом разрешения выборки и входом предустановки блока заряда, входы группы формирователя опорного напряжения являются входами выборки строк усилителя, прямой вход предустановки — прямым входом предустановки усилителя, о т л и ч а юшийся тем, что, с целью повышения быстродействия, усилитель содержит элемент подавления помехи на конденсаторе, первый и второй выводы которого соединены с информационным и опорным входами блока усиления соответственно, а инвертор состоит из второго и третьего ключевых транзисторов с каналами и- и р-типов соответственно, затворы которых соединены с затвором первого ключевого транзистора. стоки соединены с затвором нагрузочного транзистора, а истоки подключены к шине нулевого потенциала и шине питания усилителя соответственно.