Устройство селекции кодов

Устройство селекции кодов

Иллюстрации

Показать все

Реферат

 

Изобретение относится к автоматике, в частности к устройствам для селекции признаков объектов. Цель изобретения - расширение области применения путем реализации обновления информации в реальном времени. Это достигается введением трех групп элементов И, блока памяти, регистра, двух групп элементов ИЛИ, трех элементов И, четырех элементов ИЛИ, двух триггеров и трех элементов задержки . 2 ил.

союз советских

СОЦИАЛИСТИЧЕСКМХ

РЕСПУБЛИК (si)s G 11 С 11/00

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4757081/24 (22) 20.09.89 (46) 30.12.91. Бюл. N 48 (71) Каунасский политехнический институт им. А.Снечкуса (72) В.И,Витерис, Л.-Р,В,Монтвилайте, Р,А.В, Ветярис и К.M.Ðàãóëüñêèñ (53) 681.327 (088,8) (56) Авторское свидетельство СССР № 1300540, кл. G 09 С 1/00, 1985.

Авторское свидетельство СССР

¹ 1387033, кл. G 11 С 11/00, 1986.

Изобретение относится к автоматике, в частности к устройствам для селекции признаков объектов.

Цель изобретения — расширение области применения путем реализации обновления информации в реальном времени, На фиг. 1 изображена блок-схема устройства; на фиг. 2 — пример конкретного конструктивного выполнения селектора адреса, Устройство содержит первый-четвертый блоки 1-4 памяти, дешифратор 5, первый-третий регистры 6-8, первую 9 и вторую

10 группы элементов ИЛИ, первыи-четвертый элементы И 11-14, первую 15, вторую 16 и третью 17-19 группы элементов И, первыйпятый элементы ИЛИ 20-24, первый 25 и второй 26 триггеры, первый 27, второй 28, третий 29, четвертый 30-1, пятый 30-2, шестой 30-3 и седьмой 31 элементы задержки, селектор 32 адреса, На фиг. 1 показаны информационные входы 33-35 группы. синхронизирующие входы 36 38. сигнальные входы 39-41, первый 42 и второй 43 синхронизирующие выходы, первый 44 и второй 45 информационные выходы.

„Я2„„1702424 А1 (54) УСТРОЙСТВО СЕЛЕКЦИИ КОДОВ. (57) Изобретение относится к автоматике, в частности к устройствам для селекции признаков объектов. Цель изобретения — расширение области применения путем реализации обновления информации в реальном времени. Это достигается введением трех групп элементов И, блока памяти, регистра, двух групп элементов ИЛИ, трех элементов И, четырех элементов ИЛИ, двухтриггеров и трех элементов задержки. 2 ил, Селектор адреса (фиг.2) имеет выходы Я

46-51, а также содержит триггеры 52-54, элементы И 55-58, элемент ИЛИ 59, элемент 60 задержки, генератор 61 импульсов и триггер

62. Вход 63 является управляющим входом

"Пуск" устройства, выход 64 — первый управляющий, а выход 65 — второй управляющий выходы, 66 — третий информационный вход устройства.

Ъ

Устройство работает следующим образом. С)

При пуске устройства в работу на вход (63 поступает сигнал запуска, который уста- р навлиеает триггер 25 в единичное состояние и высоким потенциалом с прямого выхода открывает элемент И 12, на другой + вход которого поступают импульсы с выхода

51 селектора, формируемые генератором 61 (фиг.2).

В

Первый импульс генератора 61 проходит через элемент И 12 и элемент ИЛИ 21 на вход спроса элементов И 14, И 17-19, состояние которых определяется дешифратором 5, вход которого соединен с выходом регистра 8.

На вход 35 поступают коды, е старших разрядах которых передаются признаки со1702424 общений, а в младших разрядах — их информационное содержание, Дешифратор расшифровывает признаки объектов и открывает один из элементов

И 17-19, если эти признаки относятся к селектируемым объектам, или элемент И 14, если признаки не относятся к селектируемым объектам

Допустим, что признаки на входе 35 не относятся к селектируемым объектам. Тогда импульс с выхода элемента 14 поступает на ециничный вход триггера 26 и устанавливает его в единичное состояние, которым триггер

26 фиксирует факт отсутствия признаков объектов в блоке 3 и высоким потенциалом на выходе 64 сигнализирует процессору не показан) о возможности считывания данных из блока 3, который выполнен э Виде буфер ного оперативного запоминающего устройства (03Y) для Обрабстки признаков по заданной программе, По укаэанному сигналу процессор вырабатывает сигнал опроса (чтения), который поступает на один вход элемента И 13, эткрытый по другому входу высоким потенциалом с прямого выхода триггера, С выхода элемента И 13 сигнал чтения проходит на один вход элементов И !6, на другие входы которых с процессора подан код адреса ячейки памяти блока 3, подле>кащий считыванию, а также через элемент ИЛИ 24 на синхронизирующий вход регистра 7, записывая в него код адреса, После лего импульс чтения задерживается элементом 31 íà время записи кода в регистр 7 и затем поступает на вход считывания данных блока 3 по указанному адресу и считывает содержимое указанной ячейки на выход 45.

Затем этот импульс с выхода элемента 31 задержки через элемент ИЛИ 23 сбрасывает триггер 25 в исходное состояние, блокируя подключение генератора 61, селектор 32 адреса к входу элемента ИЛИ 21, а также -ieпосредственно подается через элемент

ИЛИ 21 снова на опрос состояния элементов И 14 и 17-19.

Если за указанный период на вход 35 поступил признак селектируемого обьекта и импульсом синхронизации с входа 38 он был занесен в регистр 8, то элемен И 14 закрыт, а один из элементов И 17-19, соответствующий признаку объекта в регистре 8. открыт, Для определенности. предположим, что таким элементом оказался элемент И 17.

Тогда импульс с выхода элемента ИЛИ 21 проходит элемент И 17 и поступает как на вход соответствующей фиксированной ячейки блока 4 памяти, выполненного в ви5

55 де постоянного ЗУ, так и на вход элемента

ИЛИ 22, В фиксированных ячейках блока 4 хранятся адреса, в которые должны быть записаны сообщения с соответствующими и риз на ками.

Содержимое фиксированной ячейки блока 4 через элементы ИЛИ 10 поступает на информационный вход регистра 7, куда и заносится импульсом синхронизации, поступающим с выхода элемента 29 задержки, задерживаюшего импульс считывания на время считывания данных из блока 4 в регистр 7. и элемент ИЛИ 24 на синхронизирующий вход регистра 7.

Тот же импульс, задержанный элемен- том 30-1 на время нанесения кода в регистр

7, поступает на вход управления записью блока 3 и записывает содержимое регистра

8 в блок 3 по указанному адресу, После чего этот импульс записи сбрасывает триггер 25 в исходное состояние и выдается на выход

65 в качестве сигнала процессору об окончании записи и после задержки элементом

30-2 задержки на время записи сбрасывает регистр 8 в исходное состояние,а сам после задержки на время записи в регистр 8 нового кода элементом 30-3 вновь поступает через элемент ИЛИ 21 на опрос элементов И

14 и 17-19. Процесс записи вхоцных,данных в буферное ОЗУ 3 с последующей их выборкой процессором продолжается описанным образом.

После обработки признаки отселектированных объектов поступают в блок 2 памяти с входа 66, откуда вызываются сигналами с BxQgoH 39-41, Допустим, что сигнал вызова отселектированного объекта поступил на вход 39. Тогда этот сигнал поступает на единичный вход триггера 52 и устанавливает его s единичное состояние, которым он открывает элемент И

56. Импульс генератора 61, подключенного к другому входу элемета И 56, проходит через него, и с выхода 46 селектора 32 адреса поступает на вход считывания фиксированной ячейки блока 1 памяти, выполненного в виде постоянного ЗУ, В фиксированных ячейках блока 1 хранятся адреса ячеек блока 2 памяти, из которых выбирается считываемая оператором-пользователем информация.

После считывания содер>кимое соответствующей ячейки памяти блока 1 через элементы ИЛИ 9 подается на входы регистра б.

Параллельно с этим процессом импульс с выхода элемента И 56 проходит через элемент ИЛИ 59 и устанавливает триггер 62 в единичное состояние, блокируя низким потенциалом с прямого выхода триггера 62 входы элементов 11 и 15. После задержки элементом 60 тот же импульс, во-первых.

1702424 сбрасывает в исходное состояние триггер

52, подтверждает нулевое состояние остальных триггеров 53 и 54 и, во-вторых, с выхода 50 селектора 32 через элемент ИЛИ

20 поступает на синхронизирующий вход регистра 6 и заносит в него код с выхода блока 1.

После установки кода адреса в регистре

6 тот же импульс, задержанный элементом 27 на время записи кода адреса в регистр 6, поступает на вход считывания блока 2 и считывает запрашиваемые данные на выход 44.

Процесс обновления данных в блоке 2 памяти осуществляется в реальном масштабе времени.

В этом случае все триггеры 52-54 селектора 32 адреса находятся в нулевом состоянии и их высокими потенциалами с инверсных выходов открыт элемент И 55, через который импульс генератора 61 (фиг.2) сбрасывает в исходное состояние триггер 62. Последний высоким потенциалом с инверсного выхода открывает элемент И 11 и 15.

К входу 33 процессор подключает адрес ячейки блока 2 памяти в который данные должны быть обновлены, на вход 66 подаются сами данные, а на вход 36 постугают сигналы, синхронизирующие по записи данные в блок 2.

Причем импульсы синхронизации периодически с заданным периодом повторения поступают на вход 36, проверяя готовность цепей записи данных в блок 2.

Как только элементы И 11 и 15 будут открыты потенциалом с выхода 49 селектора 32, то очередной импульс записи с входа

36 проходит через элемент И 11 и затем через элемент ИЛИ 20 поступает на синхрониэирующий вход регистра 6. занося в него код адреса с входа 33 через элементы И 15 и ИЛИ 9.

Этот же импульс после задержки элементом 28 поступает на вход управления записью блока 2 и обновляет содержимое ячейки с адресом, установленным на входе 33.

Кроме того, этот импульс проходит на выход 42 и далее используется как сигнал процессору о том, что Обновление данных в соответствующей ячейке памяти завершеН0. По этому сигналу процессор выставляет очередной адрес, по которому должны быть обновлены данные и вновь формирует сигнал записи, Формула изобретения

УОтройство селекции кодов, содержащее селектор адреса, группа входов которого является первой группой информационных входов устройства, а выходы соединены с входами считывания первого блока памяти, 5

55 первый регистр, Вход синхронизации которого подключен к выходу первого эгемента

ИЛИ, первый вход которого соединен с перBblM синхронизирующим выходом селектора адреса, первый элемент задержки, вход которого подключен к первому синхронизирующему выходу селекгора адреса, а выход соединен с входом считывания второго блока памяти, адресный вход которого подключен к выходу первого регистра, а выход является первым информационным выходом устройства, третий блок памяти, адресный вход которого соединен с выходом второго регистра, первый элемент И. первый вход которого является первым синхронизирующим Входом усгроистВа, д Выход

ПОДКЛЮЧЕН К ВТОРОМУ ВХОДУ ПЕРВОГО ЭЛЕМЕНта ИЛИ, дешифратор, второй, третий и четвертый элементы задер.кки, отл ича ю щ е ес я тем, что, с целью расширения области применения путем реализации обновления информации в реальном времени, оно содержит три группы элементов И, четвертый блок памяти. третий регистр, первую и вторую группы элементов ИЛИ, второй, третий и четвертый элементы И, второй, третий, четвертый и пятый элементы ИЛИ, два триггера, пятый, шестой и седьмой элементы задержки, первый ьход пеоэой группы элеМ8НТоВ И являегся первым информационным входом устройства, а атооой вход соединен с управляющим выходом селектора адреса и Вторым Входом первого элемента И, выход которого подклю-:ен к входу второго элемента задержки, Выход которого соединен с входом записи Второго блока памяти и является первым синхронизирующим выходом устройства, первые входы первой группы элементов ИЛИ соединены с выходами первого блока памяти, вторые входы — с выходами элементов И первой группы,а выходы подключены к Входам первого регистра, первый вход второго элемента

И соединен с вторым синхронизирующим выходом селектора адреса, первый вход второй группы элементов И является Вторым информационным входом устройства, единичный вход перзого триггера является управляющим входом устройства, а выход соединен с вторым входом второго элемента И, первый вход второго элемен-а ИЛИ подключен к выходу второго элемента И, первый вход третьего элемента И является вторым синхронизирующим входом устройства, выход второго триггера является первым управляющим выходом ус-ройства и соединен с вторым Входом третьего элемента И, выход третьего элемента ИЛИ подключен к нулевому входу первого триггера, информационный и синхронизирующий

1702424 входы третьего регистра являются третьими информационными и синхронизирующими входами устройства, а выходы соединены с входом дешифратора и информационным входом третьего блока памяти, выход которого является вторым информационным выходом устройства, входы четвертого элемента

И подключены к выходам дешифратора и второго элемента ИЛИ, а выход соединен с единичным входом второго триггера, вхсды третьей группы элементов И подключены к выходам дешифратора и второго элемента

ИЛИ, входы считывания четвертого блока памяти соединены с выходами соответствующих элементов И третьеи группы, первые входы второй группы элементов ИЛИсоединены с выходами четвертого блока памя и, вторые входы — с выходами элементов И второй группы, а выходы подключены к входам второго регистра, входы четвертого элемента ИЛИ соединены с входами элементов

И третьей группы, а выход подключен к нулевому входу второго триггера и входу третьего элемента задержки, выход которого соединен с входом чегвертого элемента задержки, выход которого является вторым управляющим выходом устройства и соединен с входом управления записью третьего блока памяти и первым входом третьего элемента ИЛИ, первый вход пятого элемента

5 ИЛИ подключен к выходу третьего элемента задержки, а выход соединен с синхронизирующим входом второго регистра, вход пятого элемента задержки соединен с выходом четвертого элемента задержки. а

10 выход подключен к установочному входу третьего регистра, вход шестого элемента задержки соединен с выходом пятого элемента задержки, а выход подключен к второму входу второго элемента ИЛИ, вход

15 седьмого элемента задержки соединен с выходом третьего элемента И, подключенного к вторым входам пятого элемента ИЛИ и элементов И второй группы, выход седьмого элемента задержки является вторым синх20 ронизирующим выходом устройства и соединен с входом управления третьего блока памяти, вторым входом третьего элемента

ИЛИ и третьим входом второго элемента

ИЛИ, группа информационных входов вто25 рого блока памяти является второй группой информационных входов устройства, 1702424

1702424

Составитель А.Кашин

Редактор M.Êoáûëÿíñêàÿ Техред M.Moðãåíòàë Корректор О.Ципле

Заказ 4717 Тираж 321 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5

Производственно-издательский комбинат "Патент", r. Ужгород, ул,Гагарина. 101