Специализированный процессор

Специализированный процессор

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислитель- .ной технике и может быть использовано для построения специализированных вычислительных систем реального масштаба времени . Целью изобретения г.зллется повышение быстродействия и расширение функциональных возможностей за счет реализации возможности функционирования в составе вычислительной сети. Специал зированиый процессор содерх : г блок интерфейса связи с управляющей ЭВМ. Р.ПОК дси./фр2Ц ш адреса, блок памяти команд, блок формирования адресных данны, блок памяти данных, блок обмена данными, вычислительный блок, генератор импульсов, магистраль канала ЭВМ, магистрали данных и адресов процессора.7 ил.

СОВХОЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК жм G 06 F 15/20 о/Об

ГОС УДАР СТ Г: I II ЫИ КОМИТЕТ пО ИЗОБРЕ LНИЯЛ1 и Ot KPblTVIRM

ПРИ ГКНТ СССР

- »

i 1 >

ОПИСАККЕ ИЗ():-- г ЕТБг КЯ

К АВТОРСКОУУ СВИДЕТЕЛЬСТВУ (21) 4838811/24 (22) 15.06.90 (46) 15.01.92. Бюл. M 2 (71) Московский инженерно-физический институт (72) А.Л.Зорин и М.Ю.Силин (53) 681.32=(088.8)

{56) Авторское свидетельство СССР

M 1363238, кл. G 06 F 15/20, 1986.

Лl «> л--- «>>л« л Ь>> A>ry>.б»

) J>> t>pt р» >чь э>ч> u p» С -> ° l >c >t>b)

О.J. ОЫ.1984, с. 153, рис. 5.7. (54) СПЕЦИАЛИЗИРОВАННЫЙ ПРОЦЕССОР (57) Изобретение относится к вычислитель.ной технике и может быть использовано для

Изобретение относится v. выч слителькой технике и может быть использовано для построения специа".I çèðît:àííûõ вычислительных систем реального масштаба времени.

Цель изобретения — повышение быстродействия и расширение функциональных возможностей путем реализации функционирования в составе вычислительной сети.

На фиг.l представлена блок-схема специализированного процессора для случая М»

- P = 4; на фиг.2 — схема блока интерфе .са связи с упр=вляющей ЭВМ, выполненного в стандартс канала МПИ; на фиг.3 — схема блока памяти команд; на фиг.4 — схема блока дешифрации адреса; на фиг.5 схем>а блока формирования адр са данных; на фиг.6— схема блока пэмяги данных: на фи:.7 — схема Олока о -1» е>1>» данными (>> t vefit1÷e>ò÷o истсчников и1 фоомации, подключенн>>х к вхе;,н; и м ., Истрали д;нн>,х ппоц.ссо; а

КС> ИЧССТ1>Г> >ПР1Ы f li 4":КПВ ИН <>0ttt"1аЦИИ, Пt>Д

>1>> >. t9 >ill 1 0 >8>> > А1 постр".ения специализированных вычислительных систем реального масштаб; времени. Целью изобретения я ляется повышение быстродей "твия и расширение функциональных возможностей за счет реализации возможности функционирования в составе вычислительной сети. Специал .зированный процессор содерх . блок интерфейса связи с управляющей ЭВМ, блок

»л>»>м>Ф > > »» ° l> > г л»г а б С лу П »>1 с>т>л К>>>,Э Нд блок формирования адресных даннь >, блок памяти данных, блок обмена данными. вычислительный блок. генератор импульсов. магистраль канала ЭВМ, магистрали данных и адресов процессора. 7 ил. ключенных к выходной магистрали да ых процессора), Специализированный процессор содержит блок 1 интерфейса связи с уп авляющей ЭВМ, блок 2 дешифрации,дреса, блок 3 памяти комэнд, блок 4 форм Рования адреса данных, блок 5 памяти данных, блок

6 обмена дэнньк. и, вычислительный блок 7, ген .оатор 8 импульсоа, магистраль 9 канала

: ЗМ, магистраль 10 данных процессора и магистраль 11 адреса процессора.

Блок 1 интерф"AGG образуют коммутаторы 12 — 18, элемент 19 заде;:ки, элементы

HE 20-22, элемент И вЂ” HE 23, группу элементов НЕ 24, элск,ент И вЂ” HE 25, элемент HF

26, pert::ñòð 27, триггеры 28-31, дешифратор

32, элемент HE 33, эле. Снт И 34, элемент

HE 35 и коммутатор 36.

Блок и":, i÷òt"..-.0.1зн>д со"тоит из триггера

3;, t .tt. .1м ;;:тор. ; 35, влода 39 логической .;lv.п>щы и узла :0 и;.1-.,tI; кО .;лнд, 1705834 дон кс орого Опрсде <яет алрес данн;>го процессора. а младшая груг<г<а, записыгаеМая В Tp»< fep>,< 29-31, Об.-СПЕЧИВаЕт фОр>ЛИрование дешифратором 32 сигнала 32

° записи данных ЗПЗ в узел 10 па>ляти. 5

Контро",üíîå чтение записе.:ных в узел

40 команд осуществляется аналогично с той лишь разницей, что Во втором цикле вместо вывода производится ввод, и младшие разряды адреса таковы, что д=шифргтором 32 10 обеспе <ивается форм.рог.г;- le сигнала 41 чтения д нных в ЗВМ Ч Ы, rоторь<й аналогично сигналу З>13 и ВКЭ поступает через коммутатор 38 на входы управления узла 40 памяти команд, Необходимо отметить, >то 15 коммугг<.<ия \ oðnânn>oùèõ сигналов ВКЭ.

ЗПЗ, 4T3. V F Гч осуществляется комь ута-.ором 38 ан"логично коммутации адресь. х сигналов.

Посл.: занесения ко>ланд в узел 40 триг- 20

38 (процесс записи в триггер 37 приведен выв .). Формируется сигнаг АПУСК пода- 25 чей соответс =у>ощих младших разрядов в р" h fist îhi л rise ° иггhA;) о I\ ° и 2 pLtвиг1 ( произвольt >го числа (которое никуда ке записывается), деши<1>риров" ><à ly ЗАПУСК 30 начинается функционирование вычиcn»тельного блока, т.е. чтение команды из узла

40 памяти команд по нулевому адресу и дальнейшее :< <полнение записанной f>p0граммы. 35

Для повьниения скорости обработки в, специалиэирова«ном пооцессоре предусмотрена апг<г;атная под."<ержка иккрементации адреса с задавав>лы>л шагом инкрементации. Для этого вь<ч»слительный 40 блок 7форм mr на маь<ьтралм 1 1 адресов адрес регистра (пуэрта) 44, а на магистраль 10 данных выда".т-ся код величины шага инкрементации. Дешифратор 41 блока дешифрации адреса 2, фоp<1 ????to?????? ?????????????? ????????????, 45 ???????????? ???????????? ???? .32. ?????????????????????? ???????????? ???????????????? ???????? ного адоеса узлов 55 и 56 памяти данных на<.;->истралях 11 и 10. Запись на. 50 чального а, <г :, в регистр 47 осуществляется сигнглом НК31 с выхода дешифратора 42, задержанным в < Оп:.;..рователе 49 импуль- сов, По сиг>:алу ВК31 обесп чивается также переклюг<ен."е кс; >мута< < Ор>л .>.<1оннь<й< вход рог стра 47, ком>луT>ipóeòcÿ

Ма>ИС-;Рая>, ; К:,"<Х В.<×!e en< TOËÜt ОГО ЬЛ. КЛ

7, на кото,.o,"1 к .c,д"< Tc>t ";; этот,", tet<ò >.».

<ельнь< Й n,"ú,ftcc уэ л О -< 55 <1 156 l > t k.

В случае пасс>- >.од сигналов с выхода су>л<латора 45, k3 котором производ<.,ся и><креме>«ация

;;дреса с заданным г; регистре 44 ша,ом.

Рез;льтат инкрементации фикси; уется в регистре 47 при обращении к у:лу данных в случае Обращения на запись данных в узел памяти данных (с>1гнал ВКЗЗ и при чтении данных (сигнал ВЕ41) . Формирователь 49 импульсов при зтс<л обеспечивает н обходиму>о задержку д.".я фиксац ".и в регистре 47 следующего значения адреса после завершения цикла обращена к памят> Таким Oб

pñ<3oì, для запис)1 или считывo" "1я дан>lb<х из памяти вычислительному блоку нс требуется самостоятельно формировать адрес, а достаточно только подряд счи- ывать ил< записывать данные.

Блок 5 памят<1 данных имеет два узла 55 и 56 памяти данных. С каждым из них вычислительный блок 7 поочереднс, стана:<ливает связь <ерез коммутаторы 53, 54 и 60 путем занесения признака (О или 1) в триггер

52. Запись приз<:акг осуществляется выработкой соответствующего адреса порта на »L1te 11 а п Овса es. ч сл.1Tan,- .:; j f no> r м 7, дешифрацией адр>зса деш>1фратсром.41, что привод.<т к возникновению сигнала ВK38

Си,"нал ВК38 поступает одновременно со значением признака на вход синхронизации триггера 52 и обеспечивает его запись.

В случае, если l

53 подключает магистраль 10 данных к входу данных узла 55 памяти, а выход регистра

47 (адреса) — к входу адреса узла 55 t амяти.

Коммутатор 60 подключает выход узла 55 па>ляти к магистрали 1<0 ???????????? ????????????l1???????????????? ?????????? 7 rt plt ?? .t<1b> ет.я непосредственно из сигна lа чтения ВК41. При отсутствии сигнал iT ОЗУ вь<хп.< коммутатора 60 находится в высокоимпедансном состоянии. Инверсный выход триггера 52 переключает кок<мутатор 54 так, что к адресным входам уэлл 56 памяти подкл« . ается выход регистра 51,;, к входу д,ных— входная >лагистраль олтмена данными с предыдущ<<м каскгдо;л специализированных процессоров h. .O-М15. Hntt изменении значения пр<1знакз аналогичным образом происходит перекммутация так, <то с ьы:t1cnlгтельным бло."-.ом 7 работает узел 56 памяти данных, а с входной магистралью

iv10-

Пp 1 та>:oL< Ор; г><изац«« Bht n

ttht.1 блок 7 вед.",т < бработ<:у данн,;х Do взаимод> стя; .. с Г:,"!1<1 и" у1лпе ",э,1л< r 56 памя.<.;, л друго=, =. OTo время заг. л»лется дал<ными результатов 06»аботки I,påähtäóщсго каскада спец«алие«ро.1аннь«х процессоров, o« .Iõoäbt которы:: псдкл,"ю11ы к магистрали МО-М15. Кроме того, блок 6 об,"1e1iа данными каждого специал 1з11роuанного процесссра (СП) вырасатываст необхо . мые сигналы pn.t cLIHxpottttýoö tè обмена.

Запись адрсса ячейки опера„,ë!IOLI памяти узла 54 и1и 55 сопровождаегся сиг11алом

311АДР,— (от СП предыдуще-о каскада) пои занесении в регистр 51 с магистрали МО

М15. Запись данных в узль. 55 Ll 56 памяти сопровождается сигналам« Г1,цАг1.— 1, поI ступающими оТ СП п13едыдущего:аскада.

Элементы ИЛИ 50 и ИЛИ вЂ” HE 59 необходимы для обьединения сигналов, поступающих с различных СП. При этом в определенный момент времени может возникнуть-си нал записи только от одного СП прсдыдущ го каскада. Сигналы управления записью-счлтыванием-хранением данных в узлах 55 и 56 коммутируются аналогично информационным сигналам на коммутаторах 53 и 54, Узел обмена данными 6 позволяет on рашивать готовность магистрали, связыва«огцей да ..«ый СП с СП последующего каскада для передачи данных B определенный СП.

Гlри этом готовность опред ляется не только незанятостью магистрал;1, но и готовно. стью требуемого принимающего СП прлнять данные. Готовность принять даннь«е опре; .ляется вычислительным блоком

7 и устанавливается после скончания обработки данных, находящихся в узле 55 или 56 памяти, с которы; в данны момент соединен вычислительный блок 7. После окончания обработки данных одного из узЛов 55»

56 вычислительный блок 7 переключает триггер 52, делая доступным освободив шийся узел,3мяти для загрузки очередной порции д;-".(Йых из предыдущего каскада.

После этого вычислительный блок 7 =. :nècj,lвает готовность в триггер 63,:Для это«о на магистраль 10 данных выставляется управляющее слово в нулевом разряде, содержащее единицу (остальные нул«л), сопровождаемое адресом ссотастству.сщего внешнего устройства (порта), таким, что деltIII t!ðàòoð 41 вырабатывает сигнал ВК3 3, Этот сигн л обеспечивает запис признака обращения к триггеру 63 гoToBIlocTL1 I3 один иэ триггеров 61 группы. Остальные триггеры

6l гр,ппы необходимы для фиксации признака обра1«1енил к одному из СП слсдующегo каскада. Един «ца. записагн1ая в один из тригг,".ров 61, свидетельстауа- с TG«t. 1то усганэвлив".ется связь с соотгегствующим

СП. Бь.дг;а спрсделе11нсгс адреса на шину адреса 11 в1 з it.aeT появление сигнала

ЕК:35, Tра:1сл jðó:oj;Ioã,) coä. ргк«;;оэ тригг»5

55 ров 61 на выход э",Lментов ИЛ11-1-1Е 62, 0

1астносги, на выходe Ijep cro э,".et àHTà

,1Л1 1--НЕ 62 (.1ри эап. с11 готе ;ности в триггер 63) 11оэю«кает с«гнал 11.". .1 Г Q1 О, подавас1«ый hc3 Uxo/$ с Iltx!30IIL13c3Ll Ll Tp « lt i «po 63.

Одновременно с с«гналом ВК35 на магистрапи д:jjlttbix усганавл«вается ед1il .1ца или нол: (roTOI3 или «е гс o;) It 15-и разряде.

Сигнал гст-.вности процесссоа ГОТ Г1Р посl упает на вход элемента 164. остальные входы которого подкл«о«аются к выходам триг«-еров 67 группы. Б триггерах 67 фиксируется факт занят«я .;аг«страли о, ;«1«м из

СП предыдущего каскада, ье«.", щ1«м обмен с данным СП. Запись признака занятия магистрали осуществляется выдачей на магистраль MQ M15 в нулевой разряд нуля одновременно с сигналом зап«лси занятости

ЗЛП ЗАН, фор;«pye..;;. м указан11ь«:..1 образом на выходе элементов ИЛИ-НЕ 62. В процессе заполнения данным«узла 55 или

56 памяти данных СП предь«дущего каскада неоднокрагно устанавливает связь через магистраль, поэтому после окончания передачи очередной порции дан 1ых на магистраль i ll00 115 в нулевой разряд устанавливается единица, сопровождаемая сигналом ЗАП ЗЛ1-1,для восстав;, 1«1ия признака незанятост«щгкстрал11 1!С О-М15.

После окончания передачи .Ioc»ep его блока даннь«х сов естно с в j. 3 « é признака незанятости на магистраль ь «-.е„аом разряде выдается ед. 1ниц=; — признак заполнения узла памяти данных СП.

Признаки выпс-» е!I,lit п-.-.«яти поступаIpT индивидуально от каждого СП предыдущего каскада в гр«ггеры 68 группы и сопровождаются пространственно раэнесеннымл сиг 1алами ЗАП ЗАН, поступающими от каждого СП. При записи занятости и освобождения магистрали МОО- М15 в проце«.се заполнения узла 55 или 56 памяти данных первый разряд магисг! али кодируется нулем.

П оскол ьку В заполнении y çftt памяти

«анных может участвовать нескг лько С 1 предыдущего каска;„"., выходы т.,"; еров 68 группы CG единяются эл«31.1енто. l И 70, выход которо«о подключен к инфс1гмационному входу ком1:«угатсра 76, с выс,-., 3 которого вычислительн1.«л блок 7 считыв" .т прлзнак с;ончания запог«нения узла г1амяти дан;,tx с" еми СП. Дл11 э-.;го н= маги траль 1 вычисл I Iß/I üí .. Ll блс«, 7 11 . Jjа» I ссг«тветст" y IOÙL.É адрес, ко гсрый г«,"есбразует-;, дешифраторсм 42;. сL .rttoë 1:,"«2, fiocT"ã:3:o,.:й чсреэ . элем нт НГ 78 на управля,сщ«и вход коммута1сра 76.

Ц","ль« сбм нов СП г«год.1д,"щего каскад,) с посл .дую«цим 11а -",1!i. «отся г э;-1писи

1705с<> 34

15 ..0

35 признаков Окс « ан< я запснс»<ИР B те СП последующего гека„ à, с к тор.> ми обмен не осуществля:тся, Фсрмирое:ание с!«гнал,":„ЗП А»1(и ЗП

ДАН, не Лхсд.:<лых для за<<есения адр;"."..DB ячеек nгь<яти и данных В узлы naмяти дг«иых vi3 СЧ прс,„ыдущсго каскада. Осуществляется с использованием групп элементов

ИЛИ-НЕ 71 и 72 аналогично формированию сигналов ЗАП ЗАН злеr:,ентами 62 rp;,IOL,I, Упраеленле Обеспечивается триггерами с1 груnf À, а которые записываются признаки обращение к оп(.вделанномy СП. Стробирование гр: пп 71 и 72 осуществляется сигналами ВК36 и ВК37, поступающими с дешифраторг 41 при формировании вычислитель«."»м блоком 7 соотве. .Тв ощих адресов.

При выдаче информации в СП последующего каскад чтение признака»<езанятой магистрали ос>.цестеляется СП предыдущего ка,iar а подачей сигнала ВК43. фо()мируемым дешифраторсм 42 при подаче соответствующего адреса с вычислитель ого блока 7. Пространственно разделен, ".<е сигналы ВК43 от ка,poro СП обьедлня»отся элементом И-НЕ 69, выход которо. о соединен с упраел ющ<лм входам коммутатора 75, на инфармацлсчный вход Уо îðîão по тупает признгк незанятости магистрали. С ьь хода коммутатора 75 признак СВ КАН процессора последующего кгс .ада считывается в СП прсдыдущего каскада, активный уровень сигнала СВ КАН, вырабатывае)лого СП, равен логическому нулю. Сигналы СВ КАН, поступающие са всех СП последующего каскада, постуга«от на входь, зле>лента ИЛИ-НЕ 80 перед ющего СП. В cr v <ге, когда магистраль свободна, на выходе зле<лента ИЛИ-НЕ 80 пояегяется сигнал логической единицы. который, тгк как сигн <ï ВК43 а«:тивен, проходит через коммутатор 74 и анализируется вычислительным блокам.

Выдача 1-:сфор<:гции на магистраль

Злакам 7 че реэ ксммутатср 77 и ри ЗапиСи адресов(ВКЗЪ), зап<<си да«<нь<х (L>K37) и и ризнакав (ВК35). Поэтому указанные сигналы обьеди< яютсч нг элементе И-НЕ 73, выход которого подключен к упрге)ляю<ц му входу коммутатора 77.

Формула изобретения

Специаллэи".o:. ííûf«процессор, содержащий вы;<слитсльный блок. генератор и м и у/«ь .) е, б л <) к де <:s a ??!):.> < и и а д () е с а, б г< О к па.лят<.:.Мг- <д. блс; фор» ..!)o" »;ия адреса данны <1 ???????? ??;???????????? ????????????. ??????????<?? ?????????? ??(??(!) .> ) .. Ч 114 fly ËÜC(:!! Г .СДКЛ»С <С Н «< ВХОду син>;рсilк< ОQR ьсoе е< ычис I èòå f1 I «nã0 блаха,;нфо()<ла! Ионн! IA вход-еь<КОД катараro через магистраль да«н .<х процессора

ГСДКЛ«ОЧЕН К ИИг<<СРМгЕ,ИОН«О»ЛУ НЫ>;ОДУ ЬЛОка памяти кома< д, первому инфор:лзционнсму входу и информационному е»в<ходу блок;: памяти д:".ннь<х, адреc«!ый е;.<ход Bblчислительного блока через мгг«;"трал! адреса процессора подключен к информационному входу блока дешифрац. и адр<сз»<<,я е c=:тз"„, вычислительной се и, B нега введе«ы блок обмена данных и блок интерфейса свяэл с упрасляющей ЭВМ, причем инфор<;ационный вход-B«>l>;oä, управляющие входы и Bbl ходы интерфейса связи с упраеляюа«ей

ЭВЧ через магистраль канала ЭВГ1< подключены к соответствующим шина1л управляющей ЭВГ 1, еыхсды адреса дан«<ых, признака режима функциониро гния памяти ко 1al<д, синхронизации записи пр!<знака режима, с!. <Кронизации эап.!сА, чтения и Bûáорки команд от ЭВ",1 блока интерфейса связи с управля»ощей ЭВГЛ подключены соответственно к второму адресно <у входу. Информационному входу, входу режима функционирования, входу синхронизации записи режима >ун»<ц!«онироегния, входам синхронизации записи, чте;<ия и выборки команд от ЭВ1.1 блока памя)и ко,a»

ЭВМ сс:-,.динен с вхсдoì запуска еычислительногс блока, !«нфср<лгц<;с I»IL>ll! ехсд-выход «<старого через магис) раль дан«<ых и р с I I e c c с! ) 3 п О д к л Iс < < . I к «» « ) с!) м з I ! < О I < I I < м входа. . бг.о;з;»:»op;,, :".;са с» "эи с упр <еляюе,c<«Э1>1Л, блс ка,"се)м.«р<)вл«< a„()oca д»<н llых Ll >)> ока c)<)ме»i л ф1а н»1 ь» м<1, е> <>Iхoд и«<

1705834

12 дикации состояния внешн,1х 1агис ралей данных блока обмена данными через маги с раль данных процессора подкл4О ен к одному из разрлдов информацио1444ого

Входа-Выхода Вычислительного блока, выxiды си14хронизации за. 441С41 с первого по восьмой блока дешифрации адреса нодключены сос ветственно к входа "1 записи начального адреса. записи в4ага изменения адреса и признака режил а записи блока формирова14ия адреса данных. Входам записи признаков режима обмена по внешней магистрали, разрешения выдачи признаков занятости магистрали, разрешения выдачи признаков записи адреса, разрешения выдачи признзков записи данных блока обмена данными. входу записи признака режима функцион4 рования блока памяти данных, .;ы".оды синхронизации чтения с первого по третий блока дешифрации адреса подключены соответственно к входу признака режима чтения блока формирования адреса данных, входам чтения признака состояния

Входной магистрали и признака состояния выходной магистрали блока Обмена данными, ад;есный выход и второй информационный вход которого подключены к входной магистрали данных процессора. "ходы синхронизации внешнего адреса процессора с первого по M-й подключены соответственно к Входам с первого по M-й записи внешнего адреса б .Ока памяти данных, где M — количество чходнь4х источников информации, входы синхронизации внешних данных процессора с первог. по М-й подкл4очены соотВетстгенно к входам с первого по M-й эл4441с, 1 В 44 е ш HI1x да й444 4 lx блока Г1амяти дан

Hblx, в Оды эа41иси за ятости В 4од,4сй маги страли процесс",ра с первого по М-й подключены соответственно к Входам с пер5 вог О по М-й записи за4 ятости Водной магистрали блока обх О4 а данными. входы опроса состояния Gxoäi.ой магистрали с перзого по М и процессора под <лючены соответственно к входам с и: pìão по М-й

10 опроса состояния Входной магистрали блока обмена данным41. 434.1xoä опроса состояния выходной магистрали которого подключен к выходу опроса состояния выходной магистрали процессора, К-й Входоп15 роса состояния выходной 44аг.1страли и выход индикации состояния входной маги страли блока обмена данными подключены соответственно к K-му Входу cocòoÿíèÿ выходной магистрали и к выходу состояния

2" входной магистрали процессора, входы признака занятости Входной магистрали и признака окончания передачи входных данных блока обмена даннь4ми подключены соответственно к двум разрядам входной

25 магистрали данных процессора, информационный Выход, К-й вь|ход записи занятости, выходной магистрали, К-й выход зап "cL1 знсшнего адреса LI К-:: Выход зэп.си Внешних данных блока обмена данны30 ми подклю 4ень4 соответственно к выходной магистрали данных, К-му выходу записи эанЯтости выхОДНОЙ ма гистоал11, К-l L выхоДОМ синхронизации внешнего адреса и внешних данных процессора, К = 1...., P, где P—

35 количество выходны:к приемн41ков информациии.

1705634

1705834

1705034 Ад Пдид ТИ КОиАН.

АЭО-AЗU

170aJ34

1705834

Состаеитель Ю,Грецкий

Редактор Л.Пчолинская Техред М.Моргентал Корректор Л2/уска

Ь

Заказ 194 Тирал Or;р.-iver.ное

ВНИИПИ Государстаенного хо..литета по иэооретенил; и открытия. 1 гри ГКНТ СССР

11ra" -, . .ос; ., ж-2Ь, Р;i..:,;; ;Ë„ÞS

Проиэвог;.теонно иэлатап: са;й ovE :1нат "Патент", г. 1>.гооол, ул.Гагарина, 101