Делитель частоты

Делитель частоты

Иллюстрации

Показать все

Реферат

 

Изобретение относится к импульсной технике и предназначено для использования в синтезаторах частот, в системах ФАПЧ. Цель изобретения - обеспечение возможности изменения номинального коэффициента деления на единицу -достигается введением синхронного сумматора 5 и третьей шины 8 управления. Устройство также содержит входную 1 и выходную 2 шины, управляемый делитель 3 частоты, программируемый делитель 4 частоты, вторую шину 7 управления . 2 з.п. ф-лы, 3 ил.

СОЮЗ СОВЕ ТСКИХ

СОЦИАЛИСТИ ВЕСКИХ

РЕСПУБЛИК (я>ю Н 03 K 23/00 23/56

ГОСУДАРСТВЕ1+ЪЗИ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

) (г 1) 4703100/21 (22) 08.06.89 (46) 23.01.92. Бюл. Q 3 (72) В.М.Пятецкий и С.В.Щегольков (53) 621.374 (088.8) (56) Заявка Японии

Гв 60-41892, кл. Н 03 К 23/00, 19.05.85.

Заявка Японии

ЬЬ 62-40885. кл. Н 03 К 23/66, Н 04 В 1/26, 31.08.87.

Авторское свидетельство СССР

hk 1058066, кл. Н 03 К 23/66, 01.07.82.

„„533 1707759 А1 (54) ДЕЛИТЕЛЬ ЧАСТОТЫ (57) Изобретение относится к импульсной технике и предназначено для использования в синтезаторах частот. в системах ФАПЧ, Цель изобретения — обеспечение возможности изменения номинального коэффициента деления на единицу — достигается введением синхронного сумматора 5 и третьей шины 8 управления. Устройство также содержит входную 1 и выходную 2 шины, управляемый делитель 3 частоты, программируемый делитель 4 частоты, вторую шину 7 управления. 2 э.п. ф-лы, 3 ил.

1707759

15 соединен с входом управляемого делителя

3 частоты, первая группа входов соединена с выходами разрядов программируемого делителя 4 частоты, информационные выходы которого соединены с первой шиной 6 управления. Вторая группа входов и вход переноса синхронного сумматора 5 соединены соответственно с второй 7 и третьей 8 шинами управления.

Синхронный сумматор 5 при работе устройства в режиме изменения номинального коэффициента деления на единицу в сторону увеличения (фиг.2) содержит комбинационный сумматор 9, первая и вторая группы входов которого соединены соответственно с первой и второй группами входов синхронного сумматора 5, выход и вход синхронизации которого соединены соответственно с выходом и тактовым входом

0-триггера 10, информационный вход которого соединен с выходом переноса комбинационного сумматора 9, вход переноса которого соединен с входом переноса синхронного сумматора 5, Синхронны сумматор 5 при работе устройства в режиме изменения номинального коэффициента деления на единицу в сторону увеличения и уменьшения (фиг.3) содержит первый комбинационный сумматор 9, выход переноса которого соединен с информационным входом D-триггера 10, тактовый вход и выход которого соединены соответственно с входом синхронизации и выходом синхронного сумматора 5, первая группа входов которого соединена с первой группой входов первого комбинационного сумматора, вторая группа входов которого соединена с выходами второго комбинационного сумматора 11, первая группа входов которого соединена с общей шиной, вторая группа входов — с второй

Изобретение относится к импульсной технике и предназначено для использования в синтезаторах частот, в системах

ФАПЧ.

Цель изобретения — обеспечение возможности изменения номинального коэффициента деления на единицу.

На фиг.1 приведена электрическая функциональная схема делителя; на фиг.2 и 3— электрические функциональные схемы синхронных сумматоров.

Делитель частоты содержит входную 1 и выходную 2 шины, управляемый делитель

3 частоты, тактовый вход которого соединен с входной шиной 1, выход — с тактовым входом программируемого делителя 4 частоты, выход переноса которого подключен квыходной шине 2 и к входу синхронизации синхронного сумматора 5, выход которого группой входов синхронного сумматора 5, вход переноса которого соединен с входами переноса первого 9 и второго 11 комбинационных сумматоров.

Делитель частоты работает следующим образом.

На шине 6 устанавливается код, соответствующий целой части, а на шине 7— дробной части номинального значения коэффициента деления. На шину 8 подан сигнал логического О, Входные импульсы поступают на шину

1, их частоты делятся делителем 3 с первым фиксированным коэффициентом деления и делителем 4 до тех пор, пока не переполнится сумматор 6 и уровень на его выходе переноса не изменится, Далее процесс деления частоты входных импульсов продолжается с вторым фиксированным коэффициентом деления делителя 3 до возвращения устройства в исходное состояние. При подаче на шину 8 сигнала логической

"1" номинальный коэффициент деления устройства изменяется на единицу в сторону увеличения.

Если на шийу 7 подать код, величина которого на единицу меньше требуемого числа, определяющего дробную часть коэффициента деления, а на рязряд шины 8, подключенный к входу переноса сумматора 9— сигнал логического "0", то при изменении сигнала на разряде шины 8, подключенном к входу переноса сумматора 11, с логической "1" на логический "0" номинальный коэффициент деления устройства изменяется на единицу в сторону уменьшения.

Таким образом, делитель частоты выполняет функции собственно делителя частоты и устройства добавления и вычитания импульсов.

Формула изобретения

1. Делитель частоты, содержащий управляемый делитель частоты, тактовый вход которого соединен с входной шиной, выход — с тактовым входом программируемого делителя частоты, информационные входы которого соединены с первой шиной управления, выход переноса соединен с выходной шиной, и вторую шину управления, отличающийся тем, что,с целью обеспечения возможности изменения номинального значения коэффициента деления на единицу, в него введены синхронный сумматор и третья шина управления, которая соединена с входом переноса синхронного сумматора, первая и вторая группы входов которогр соединены соответственно с выходами разрядов программируемого делителя частоты и с второй

1707759

Вход

Сан шиной управления, выход переноса соединен с управляющим входом управляемого делителя частоты, выход которого соединен с входом синхронизации синхронного сумматора, 2. Делитель no n.1, о т л и ч а ю щ и йс я тем. что синхронный сумматор содержит комбинационный сумматор и D-триггер. выход и тактовый вход которого соединены соответственно с выходом и со входом синхронизации синхронного сумматора, первая и вторая группы входов которого соединены соответственно с первой и второй группами входов комбинационного сумматора, вход переноса и выход переноса которого соединены соответственно с входом переноса синхронного сумматора и с информационным входом D-триггера.

3. Делитель по п.1, о т л и ч а ю щ и йс я тем, что синхронный сумматор содержит первый и второй комбинационные сумматоры и D-триггер, выход и тактовый вход кото5 рого соединены соответственно с выходом и с входом синхронизации синхронного cóìматора, первая группа входов которого соединена с первой группой входов первого комбинационного сумматора, выход пере10 носа которого соединен с информационным входом D-триггера. вторая группа входов соединена с выходами второго комбинационного сумматора, первая группа входов которого соединена с общей шиной, вторая

15 группа входов — с второй группой входов синхронного сумматора, вход переноса которого соединен с входами переноса первого и второго комбинационных сумматоров.

1707759

Редактор И, Шмакова

Заказ 275 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5

Производственно-издательский комбинат "Патент, r. Ужгород, ул.Гагарина, 101

8ход

Cw®

Составитель А. Cr. олое

Техред М.Моргентал Корректор О. Кравцова