Устройство для деления

Устройство для деления

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и может быть использовано в универсальных и специализированных ЭВМ для построения устройств деления чисел. Целью изобретения является сокращение аппаратурных затрат. Устройство содержит регистры 1-3 делимого, делителя и частного, коммутатор 11. блок 4 деления усеченных чисел, блок 6 умножения, узел 5 коррекции частного, два вычитателя 1,8< первый сумматор-вычитатель 9, блок 12 управления, а также нововведенный второй сумматор-вычитатель 10. 7 ил.

союз СОветских

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (э1)э 6 06 F 7/52

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

IlO ИЗОБРЕТЕНИЯМ, И ОТКРЫТИЯМ

ПРИ ГКНТ СССР, ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Фиг.1: (21) 4782693/24 (22) 15.01.90 (46) 30.01.92. Бюл. ЬЬ 4 (71) Научно-исследовательский институт электронных вычислительных машин (72) А.А; Жалковский, А,А. Шостак и Л,О. Шпаков (53) 681.325(088.8) (56) Авторское свидетельство СССР . no заявке М 4634053/24, кл..G 06 F 7/52, 1989, Авторское свидетельство СССР по заявке ЬЬ 4659140/24, кл. 6 06 F 7/52, 1989, „„5Q(„) 1709352 А1 (54) УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ (57) Изобретение относится к вычислительной технике и может быть использовано в универсальных и специалиэированнь1х

ЭВМ для построения устройств деления чи- . сел. Целью изобретения является сокращение аппаратурных затрат. Устройство . содержит регистры 1-3 делимого, делителя и частного. коммутатор 11, блок 4 деления усеченных чисел, блок 6 умножения, узел 5 коррекции частного, два вычитателя 1,8, первый сумматор-вычитатфль 9, блок 12 уп. равления, а также нововведенный второй сумматор-вычитатель 10. 7 ил.

1709352

20 аппаратуры, так как при реализации блока

30

45

50 г

Изобретение относится к вычислительной технике и может быть использовано в быстродействующих арифметических устройствах для выполнения операции деления.

Известна устройство для деления, со- держащее регистры делимого, делителя и . частного, сумматор принудительного округления делителя, блок деления усеченных чисел, узел коррекции частного, блок умножения, три вычитателя, коммутатор и блок управления.

В данном устройстве в блок деления усеченных чисел поступает k+2 разрядов делимого и делителя. 3а один такт формирует- 1 ся k-разрядное частное, Недостатком этого устройства является большое количество аппаратуры, так как при реализации блока деления усеченных чисел на ПЗУ количество хранимых в нем k-разрядных слов составит 22(+2)

Наиболее близким по технической сущности к предлагаемому является устройство для деления, содержащее регистры делимого, делителя и частного, блок деления усеченных чисел, узел коррекции частного, блок умножения, два вычитателя, сумматорвычитатель, коммутатор и блок управления, причем вход данных устройства соединен с информационными .входами первой группы коммутатора и с информационными входами регистра делителя, выходы разрядов которого соединены с входами первой группы блока умножения и сумматора-вычитателя, выходы коммутатора со- 3 единены с информационными входами регистра делимого, выходы старших разрядов которого соединены с входами делимога блока деления усеченных чисел, входы делителя которого соединены с выходами старших разрядов регистра делителя, вы. ходы разрядов регистра делимого соединены с входами уменьшаемого первого вычитателя, входы вычитаемого и заема которого соединены с выходами первой и второй групп блока умножения, выходы разности и заема первого вычитателя соединены с входами уменьшаемого и вычитаемаго второго вычитателя, выходы которого соединены с входами второй группы первого сумматора-вычитателя и коммутатора, входы третьей, группы которого соединены с выходами сумматора-вычитателя, выход знакового разряда второго вычитателя соединен с управляющим входом первого 5 сумматора-вычитателя и первым управляющим входом узла коррекции частного, второй управляющий вход которого соединен с выходом знакового разряда сумматора-вычитателя и с первым управляющим входом коммутатора, выходы блока деления усеченных чисел соединены с входами второй группы блока умножения и информационными входами узла коррекции частного, выход которого соединен с информационным входом регистра частного, синхравход которого соединен с входом синхронизации устройства и с синравходами регистров делимого и делителя и блока управления, первый выход которого соединен с вторым управляющим входом коммутатора, второй и третий выходы блока управления соединены с входами разрешения записи регистров делимого и делителя соответственно, В данном устройстве в блок деления усеченных чисел поступает k+1 разрядов делимого и делителя. За один такт формируется k-разрядное частное. Недостатком этого устройства является большое количество деления усеченных чисел на ПЗУ количество хранимых в нем k-разрядных слов составит

Цель изобретения — сокращение количества аппаратуры устройства при том же

его быстродействии.

Поставленная цель достигается тем, что в устройство для деления, содержащее регистры делимого, делителя и частного, блок деления усеченных чисел, узел коррекции частного, блок умно>кения, два вычитателя, первый сумматор-вычитатель, коммутатор и блок управления, причем вход данных устройства соединен с информационными входами первой группы коммутатора и с информационными входами регистра делителя, выходы разрядов которого соеди- нены с входами первой группы блока умножения и первого сумматора-вычитателя:, выходы коммутатора соединены с информационными входами регистра делимого, выходы старших разрядов которого соединены с входами делимого блока деления усеченных чисел, входы делителя которого соединены с выходами старших разрядов регистра делителя, выходы разрядов регистра делимого соединены с входами уменьшаемого первого вычитателя, входы вычитаемого и заема которого соединены с выходами первой и второй групп блока умножения, выходы разности и заема первого вычитателя соединены с входами уменьшаемого и вычитаемого второго вычитателя, выходы которого соединены с входами второй группы первого сумматора-вычитателя и с информационными входами второй группы коммутатора, информационные входы третьей группы которого соединены с выходами первого сумматора. вычитателя, выход знакового разряда второ1709352 го вычитателя соединен с управляющим входом первого сумматора -вычитателя и первым управляющим входом узла коррекции частного, второй управляющий вход которого соединен с выходом знакового разряда первого сумматора-вычитателя, выходы блока деления усеченных чисел соединены с входами второй группы блока умножения и информационными входами узла коррекции частного, выход которого соединен с информационным входом регистра частного, синхровход которого соединен с входом синхронизации устройства и с синхровходами регистров делимого и делителя и„блока управления,. первый выход которого соединен с управляющим входом коммутатора, второй и третий выходы блока управления соединены с входами разрешения записи регистров делимого и делителя соответственно, введен второй сумматорвычитатель, управляющий вход которого соединен с выходом знакового разряда второго вычитателя, выходы регистра делителя и выходы второго вычитателя соединены с входами соответственно первой и второй групп второго сумматора-вычитателя, выход знакового разряда которого соединен с третьим управляющим входом узла коррекции частного, первый, второй и третий входы блока управления соединены с выходами знаковых разрядов соответственно второго вычитателя, первого сумматора-вычитателя и второго сумматора-вычитателя, выходы которого соединены с информационными входами четвертой группы коммутатора. . Поставленная цель достигается также тем, что.блок управления содержит счетчик, память микрокоманд, четыре элемента И и два элемента ИЛИ, причем счетный вход счетчика соединен с синхровходом блока управления, выход счетчика соединен с адресным входом памяти микрокоманд, первый выход которой соединен с первыми входами элементов И,. выходы первого и второго элементов И соединены соответственно с первым и вторым входами первого элемента ИЛИ, выходы третьего и четвертого элементов И соединены соответственно с первым и вторым входами второго элемента ИЛИ; выходы элементов ИЛИ образуют первый выход блока управления, первый выход которого соединен с вторым входом первого элемента И и первым инверсным, входом третьего элемента И, второй. инверсный вход которого соединен с третьим входом блока управления, второй вход которого соединен с инверсным входом второго элемента И и вторым входом четверто.го элемента И, второй и третий выходы

55 . ных чисел, входы делителя которого соединены с выходами 24 старших разрядов регистра 2 делителя, выходы 21 раэрядов регистра 1 делимого соединены с входами уменьшаемого первого вычитателя 7, входы вычитаемого и заема которого соединены. с памяти микрокоманд являются вторым и третьим выходами блока управления соответственно.

На фиг.1 приведена структурная схема предлагаемого устройства для деления; на фиг,2 — структурная схема блока управления; на фиг.3 — структурная схема одной из возможных реализаций блока деления усеченных чисел; на фиг.4 — функциональная схема делительной матрицы для случая k

=4 (где k — количество получаемых за один такт двоичных цифр частного); не фиг.5функциональная схема ячейки делительной матрицы; на фиг.6 — функциональная схема корректора блока деления усеченных чисел для k - 4; на фиг.7 - функциональная схема узла коррекции для k = 4.

Устройство для деления содержит (фиг.1) регистры 1,2 и 3.соответственно делимого, делителя и частного, блок 4 деления усеченных чисел, узел 5 коррекции частного, блок 6 умножения, первый 7 и второй 8 вычитатели, первый 9 и второй 10 сумматоры-вычитатели, коммутатор 11, блок 12 управления, вход 13 данных устройства, вход 14 синхронизации устройства, выходы

15-17 соответственно с первого по третий блока 12 управления, выход 18 знаковогЬ разряда второго вычитателя 8, выход 19 знакового разряда первого сумматора-вычитателя 9, выход 20 знакового разряда второго сумматора-вычитателя 10, выходы 21 разрядов регистра 1 делимого, выходы 22 старших разрядов регистра 1 делимого, выходы

23 разрядов регистра 2 делителя, выходы 24 старших разрядов регистра 2 делителя, вы-. ходы 25 блока 4 деления усеченных чисел, выходы 26 первой и 27 второй групп блока .

6 умножения, выходы 28 разности и 29 зае-ма первого вычитателя 7, выходы 30 второго вычитателя 8, выходы 31 первого сумматора-вычитателя 9, выходы 32 второго сумматора-вычитателя 10.

Вход 13 данных устройства соединен с информационными входами первой группы коммутатора 11 и с информационными входами регистра 2 делителя, выходы 23 разрядов которого соединены с входами первой группы блока 6 умножения и первого сумматора-вычитателя 9, выходы коммутатора

11 соединены с информационными входами регистра 1 делимого, выходы 22 старших разрядов которого соединены с входами делимого блока 4 деления усечен1709352 выходами 26 первой и 27 второй групп блока 6 умножения, выходы 28 разности и

29 заема первого вычитателя соединены с входами уменьшаемого и вычитаемого второго вычитателя 8, выходы 30 которого соединены с входами второй группы первого сумматора-вычитателя 9 и с информационными входами второй группы коммутатора 11, информационные входы третьей группы которого соединены с выходами 31 первого сумматора-вычитателя

9, выход 18 знакового разряда второго вычитателя 8 соединен с управляющим входом первого сумматора-вычитателя 9 и первым управляющим входом-узла 5 коррекции частного, второй управляющий вход которого соединен с выходом 19 знакового разряда первого сумматора-вычитателя 9, выходы 25 блока 4 деления усеченных чисел соединены с входами второй группы блока 6 умножения и информационными входами узла -5 коррекции частного, выход которого соединен с информационным входом регистра 3 частного, синхровход которого соединен с входом 14 синхронизации устройства и с синхровходами регистров 1 делимого и 2 делителя и блока 12 управления, первый выход 15 которого соединен с управляющим входом коммутатора 11, второй 16 и третий 17 выходы блока 12 управленйя соединены с.входами разрешения записи регистров 1 делимого и 2 делителя соответственно, управляющий вход второго сумматора-вычитателя

10 соединен с выходом 18 знакового разряда второго вычитателя 8, выходы 23 регистра 2 делителя и выходы 30 второго вычитателя 8 соединены с входами соответственно первой и второй групп второго сумматора-вычитателя 10, выход 20 знакового разряда которого соединен с третьим управляющим входом узла 5 коррекции частного, первый, второй и третий входы блока 12 управления соединены с выходами

18,19;20 знаковых разрядов соответственно второго вычитателя 8, первого сумматоравычитателя 9 и второго сумматора-вычитателя 10, выходы 32 которого соединены с информационными входами .четвертой группы коммутатора 11, Блок 12 управления содержит (фиг.2) счетчик 33, память 34 микрокоманд, четыре элемента И 35 — 38 и два элемента ИЛИ

39;40.

Блок 4 деления усеченных чисел содержит (фиг.3) делительную матрицу 41, корректор 42, выход 43 старшего разряда и выходы 44 младших разрядов делительной матрицы 41.

Делительная матрица 41 содержит (фиг.4) матрицу ячеек 45, вход 46 логической единицы, вход 47 логического нуля.

Ячейка 45 содержит {фиг.5) элемент 48

5 неравнозначности, одноразрядный двоичный сумматор 49, вход 50 разряда делимого (остатка), вход 51 (он же является выходом

55) разряда делителя, управляющий вход 52

{на этот вход подается значение соответст10 вующей цифры частного), который является и выходом 57 ячейки, вход 53 переноса, вы-, ходы 54 и 56 соответственно суммы и переноса ячейки.

Корректор 42 содержит (фиг.6) k двух15 входовых элементов ИЛИ 58.

Узел 5 коррекции частного содержит (фиг.7) k-разрядный сумматор И.59, элемент

ИЛИ-НЕ 60, инвертор 61.

Рассмотрим функциональное назначе20 ние и реализацию основных узлов и блоков предлагаемого устройства для деления, Регистры 1 делимого и 2 делителя предназначены для временного хранения двоич-. ных кодов делимого (остатков) и делителя.

25 Регистр 1 делимого (п+1)-разрядный, из которых один разряд расположен слева от запятой и и разрядов справа от запятой.

Регистр 2 делителя содержит и разрядов, которые все расположены справа от запя30 той, В первом такте деления в эти регистры загружаются двоичные коды делимого и делителя, которые являются правильными положительными дробями. Регистры 1,2 . могут быть реализованы на основе двухтак35 тных синхронных DV-триггеров. Запись информации в регистры 1,2 производится по синхроимпульсу при наличии разрушающего потенциала на их V-входах. V-входы всех триггеров регистра 1 делимого объединены

40 и подключены к выходу 16, à V-входы всех триггеров регистра 2 делителя объединены и подключены к выходу 17 блока 12 управления.

Регистр 3 частного предназначен для

45:хранения частного и реализован в виде ре- гистра с возможностью однотактного сдвига íà k разрядов в сторону старших разрядов. Информационные входы k его младших разрядов соединены с выходами

50 узла 5 коррекции. Регистр 3 может, быть построен на основе двухтактных синхронных О-триггеров, причем выход i-го триггера (i = 1,2...„(йс), где 3 — разрядность частного) соединен с информационным входом (i+k)55 ro триггера. Запись информации в регистр

3 производится -по синхроимпульсу, поступающему с входа 14 синхронизации уст ройства, Блок 4 деления усеченных чисел предназначен для получения k-разрядного част1709352

10 ного от деления старших k разрядов делимого, поступающих с выходов 22 регистра 1, и старших k разрядов делителя, поступаю- . щих с выходов 24 регистра 2 делителя. При небольших значениях k блок 4 деления 5 усеченных чисел целесообразно разрабатывать по соответствующей таблице истинности либо в аиде быстродействующего логического шифратора, либо в виде быстрой поисковой таблицы, реализованной на

ПЗУ. При больших же значениях k может оказаться более предпочтительной реализация блока 4 в виде совокупности быстродействующей однотактной матричной схемы деления, использующей алгоритм с восстановлением или беэ восстановления остатков и все возможные средства ускоренной реализации этих алгоритмов и корректора (см.фиг.3).

Возможны и другие варианты реализации блока 4 деления усеченных чисел. На фиг.4 для случая k = 4 приведена структурная схема делительной матрицы в виде однотактной матричной схемы деления без восстановления остатков, построенной из однотипных ячеек, функциональная схема которых приведена на фиг.5.

Можно сказать, что при делении в блоке . 4 значения k старших разрядов делимого

Х (или остатка) на значение k старших разрядов делителя Y в предположении, что

Y — правильная нормализованная дробь, а

0 Х 2Y, разность между истинным значением k разрядов частно1о, получаемым при делении полноразрядных чисел, и значением частного, сформированным в блоке 4, не превышает по абсолютной величине величины, равной двум единицам младшего разряда истинного значения k разрядов частного (вес младшего разряда k старших разрядов частного равен 2 -1)

Для этого докажем неравенство

Анализ левых частей неравенств системы позволяет заметить, что максимальные значения достигаются: для первого неравенства — при Х2 = Xzmln - О, для второго неравенства — при Yz = Yz®ü - О. Следова15 тельно, систему неравенств можно переписать в следующем виде:

Х1 k-1 Х1 с Х +Хг. k — > Х

20 (—, г"- + " .г - xt гх, 1 ъ

В полученной системе неравенств представим каждую составляющую первых чле, нов левых частей неравенств в виде суммы целого и правильного дробного чисел (правильная дробная часть числа А обозначена как (A)). С учетом этого получим: .

Так как целая часть суммы двух правильных дробей непревышает величины, равной единице, то для доказательства полученной системы неравенств достаточно доказать

50 следующую систему неравенств: т 1 (У1 + т2)

55 «Х-.2k-1 «(1

- 2 < — ° 2" 1 — — 2" <2, где X1 — значение k старших разрядов делимого;

Y1 — значение k старших разрядов делителя; (А) — целая часть значения А;

2 — масштабный коэффициент, обеспечивающий представление k старших разрядов истинного и предсказываемого частного в виде целого числа.

Значение младших разрядов делимого

Х и делителя Y равно Х2- Х - Х1, Yg - Y - Y1 соответственно, /

С учетом этого получаем следующую систему неравенств:

Х1 2к 1 X1+X2

У1 (Y1+ Yz

Х1+Х2 2k 1 Х1 2k t 2

Произведем следующие эквивалентные преобразования:

y +y + y +у г + у +у -г" зг;." —.г - + Щ2a ф + х2,2k i

Сначала докажем первое.".неравемство системы.

1709352

10 сумматора 59

25 зать

Во-.ïåðâûõ, из условия 0 Х <: 2Y следует, что < 2 прй любых значениях

Х1 <

У1+У2

X1,Y1 и Уг. Во-вторых, отношение — приУг

У1 нимает максимальное значение" при уг =

-n =1

=Y2max 2 -2 и Y1= Ylm1n=2 . При этих условиях

У2еах .2k-1 2 — 2 ",2k-1

Y1mlln n2 . 1

= 1 -.2" < 1.

Так как < 2 и — 2 < 1, то целая

Х1 < Уг. и-1 < часть выражения + 2

Х1 Уг

У1 У1+У2 1, что и требовалось доказать.

Выражение — 2 принимает максиХг. -1

V1 мальное значение при Хг = X2max - 2 - 2 " и Y1=У1въ=2 . При зтихусловиях — 2

-1 Хг

У1

-k+1 -n

2 — 2 2k-1 = 2 — 2k-n < 2„т.Е.

2 — 1 — 2 1, что и требовалось докаУ1

Узел S предназначен для коррекции частного, сформированного в текущем такте.

Как было показано выше, значение k-разрядногЬ частного, поступающего с выходов

25 блока 4 на информационные входы узла

5, в некоторых случаях может отличаться на единицу или на две единицы младшего разряда от истинного значения k-разрядного частного, тогда в узле 5 осуществляется либо вычитание из k-разрядного частного значения единицы или двух единиц, либо прибавление к k-разрядному частному значения единицы или двух единиц. Управление работой узла 5 коррекции частного осуществляется по значению сигналов с выходов 1.8,19 и 20 знаковых разрядов соответственно второго вычитателя 8, первого 9 и второго 10 сумматоров-вычитателей, Так, при наличии на выходах 18,19 и 20 комбинации "000" к k-разрядному частному будут прибавляться две единицы его младшего разряда; при комбинации "001" будет прибавляться одна единица (см,фиг.7), При наличии на выходах 18,.19 и 20 комбинаций

"110 и "100" из k-разрядного частного будут вычитаться соответственно две единицы и единица его младшего разряда. При комбинации "011" k-разрядное частное будет,передаваться транзитом через узел 5 коррекции. Другие-комбинации на выходах

18,19 и.20 при правильном функционировании .устройства невозможны. Вычитание

5 на сумматоре 59 в узле 5 осуществляется путем прибавления дополнительного кода второго слагаемого. При сложении k-разрядного частного с двумя единицами младшего разряда используется вход переносаВ блоке 6 умножения осуществляется перемножение k-разрядного частного, сформированного на -выходах 25 блока 4 и поступающего на вторую группу входов блоt5 ка 6, и и-разрядного делителя, хранимого в регистре 2 и поступающего на первую группу входов блока 6 с выходов 23 разрядов регистра 2. На выходах 26 и 27 первой и второй групп блока 6 образуется произведение в двухрядном коде (в виде двух чисел). Блок 6 умножения комбинационного типа может быть реализован в виде совокупности иэ k-разрядных двоичных умножителей.

С помощью первого вычитателя 7, вто-.. рого вычитателя 8, первого 9 и второго 10 сумматоров-вычитател ей в и редл ага ем ом устройстве на выходах 30,31,32 формируются три возможных-значения остатка, только

30 одно из них записывается в качестве нового остатка через коммутатор 11 в регистр 1 делимого. Так, если k-разрядное частное, сформированное на выходах 25 блока 4 равно истинному k-разрядному частному, 35 то в регистр 1 делимого в качестве нового остатка заносится значение остатка с выходов 30 второго вычитателя 8, если данное k-разрядное частное больше или меньше, чем истинное k-разрядное част40 ное, на одну единицу его младшего разряда, то новый остаток формируется на выходах 31 первого сумматора-вычитателя

9, если же k-разрядное частное больше или меньше, чем истинное k-разрядное частное, 45 на две единицы его.младшего разряда, то новый остаток формируется на выходах 32 второго сумматора-вычитателя 10.

Первый вычитатель 7 комбинационного типа выполнен по принципу .вычитателя

50 без распространения заема. В вычитателе

7 осуществляется вычитание из содержимого регистра 1 делимого произведения, сформированного на выходах 26 и 27 блока

6 умножения в двухрядном коде. Результат55 "вычитания образуется на выходах 28 и 29 соответственно разности и заема вычитателя 7 в двухрядном коде.

Второй вычитатель 8 предназначен для вычитания из значения разности, сформированной на выходах 28 первого вычитателя

1709352

13 14 !

7, значения заема, образованного на выхо- Коммутатор 11 предназначен для передах 29 этого же вычитателя 7. Второй вычи- . дачи на информационные входы регистра 1: татель 8комбинационноготипасускоренным делимого информации с четырех направлераспространением заема. Он может быть за- ний через соответствующие группы входов",, мене быстродействующим сумматором, ес- 5 Черезпервуюгруппуинформационныхвхо-: ли информацию, поступающую на его вход дов (код "00" на выходе 15 блока 12 управвычитаемого. проинвертировать и на вход пения) поступает значение делимого с сумматора подать сигнал "1". Вы- входа 13 данных устройства, через вторую

01 ход 18 знакового разряда второго вычитате- группу информационных входов (код )—

8 инен с управляющими входами 10 значение остатка с выходов 30 вычитателМ. ля соединен . и сумматоров-вычитателей9,10и первым вхо- 8 (случай, когда значение частн т ого на.выдомуправленияузла5коррекции частного. ходах 25 блока 4 совпадает с истинным

Если разность делимого (остатка), хра- значение а частного), через третью группу нимого в регистре 1, и произведения, обра- инф®мационных входов(код "10") — эначе- -. зованного на выходах 16,17 блока 6 15 ние скорректированного остатка с выходов ожения положительна, то в знаковом 31 сумматора-вычитателя 9 (случай, когда разряде второго вычитателя 8 формируется значение частного на выходах 25 б о

2 бл ка 4 значение "0", что настраивает сумматоры- больше или меньше истинного на одну едивычитатепи 9 и 10 на вычитание, если же ницу младшего разряда), через четвертую . данная разность отрицательна, то в зна- 20 группу информационных входов(код" ")м азряде второго вычитателя 8 значение скорректированного остатка с я10 слф м р ется "1" что настраивает суммато- выходов 32 сумматора-вычитателя (слуры-вычитатели 9 и 10 на сложение.. чай, когда значение-частного на выхода х Х

Первый 9 и второй 10 сумматоры-вычи- 25 блока 4 больше или меньше истинного на татели предназначены для коррекции про- 25 две единицы младшего разряда). Управлем жут ежуточного значения остатка, образуемого ние работой коммутатора 11 осуществляетна выходах 30 второго вычитателя 8, если на ся сигналами, формируемыми на выходе 15 выходах 25 блока 4 получилось k-разрядное блока 12 управления. Коммутатор 11 может частное большее или меньшее истинного. быть построен, например, начетырехвходо !

Так, если значение k-разрядноо частного на 30 вых мультиплексорах.

- выходах 25 блока 4 больше истинного зна- Блок 12 управления координирует рабочения k-разрядного частного (на единицу: ту узлов и блоков устройства при выполнеили на две единицы, как это было доказано нии в нем операции деления двух чисел. 0Н выше), то промежуточное значение остатка может быть реализован самыми различны на.выходах 30 второго вычитателя 8 получа-. 35 ми методами и средствами. На фиг.2 в ется отрицательным и "1" с..выхода 18знако- качестве примера приведена функциового разряда вычитателя 8 поступает на нальная схема реализации блока 12 управуправляющие входы сумматоров-вычита- пения на основе счетчика 33, памяти 34, телей 9,10 и настраивает их на режим сум- микрокоманд, четырех элементов И 35,38:., мироввния промежуточного значения 40 и двух элементов ИЛИ -39,40. Счетчик 33 остатка со значением соответственно дели- накапливающего типа предназначен для естеля и удвоенного делителя. При этом на .тественной адресации микрокоманд. ход выходах 31 и 32 образуются скорректиро- счета счетчика соединен с входом 14 синх-,ванные на значение делителя и на значение ронизации устройства. В качестве памяти удвоенного делителя два остатка. Если же 45 34.микрокоманд может быть применена значение -р

k- азрядного частного на выходах быстродействующая постоянная -память

25 блока 4 меньше истинного значения к- емкостью P.3., где P - число тактов р от . разрядного частного, то промежуточное: устройства. В самом начале работы устройзначение остатка йа выходах 30 вычитате- ства счетчик 33 устанавливается в некоторое. "":

8 и „ ется положительным и "0" с 50 исходное состояние, например, сбрасываетч тчика33

° выхода ас

° 18 н траивает сумматоры-вычита- ся в ноль(на фиг.2 цепь установки с е

). Комбина9 10 режим вычитания из проме- в исходное состояние не показана). жуточного значения остатка значения ционнаясхеманаэлементах35-4 пред

- 0 назвбен ного делителя начена для выработки двухбитового кода

1 1;:

° соответственно. При этом на выходах 31 и 55 для управления работой коммутатора

32 образуются скорректированные значе- Нулевое значение, поступающее с первого выхода памяти 34 микрокоманд. обеспечиния остатков. и 15

Сумматоры-вычитатели 9 и 10 могут вает формирование на выходах 151 и .г быть построены на основе сумматора с уп- кода "00", а единичное значение на этом.же равляемым инвертором на одном вх а одном входе, выходе разрешает работу вентилей 35,38, в !

1709352

16 ших разрядов регистра 1 делимого (один разряд слева от запятой, остальные справа от запятой) и значения k старших разрядов регистра 2 делителя (все разряды расположены:справа от запятой); Затем k ðàçðÿä30 ное частное, образованное на.выходах 25 блока 4, умножается на и-разрядный делитель в блоке 6 умножения и на выходах 30 второго вычитателя 8 образуется промежу35

40 точное значение, равное разности между предыдущим остатком и полученным произведением.

В конце цикла деления в регистр 1 делимого через коммутатор 11 заносится информация из трех возможных источников.

Выбор источника осуществляется значением сигналов, формируемых на выходах

18,19 и 20 знаковых разрядов соответственно вычитателя 8 и сумматоров-вычитателей 9 и 10. Если на выходах 18,19,20 присутствует комбинация н011", то через коммутатор 11 в регистр 1 делимого заносится значение нового остатка с выходов

30 второго вычитателя 8. При наличии комбинации ".001" или "100" новый остаток 50 поступает с выходов 31 первого сумматора-вычитателя 9, а при наличии комбинации н000" или "110н — с выходов 32 второго сумматора-вычитателя 10. Другие комбинации на выходах 18,19,20 знаковых разрядов вычитателя 8 и сумматоров-аычитателей

9,10 невозможны.

Одновременно с коррекцией промежуточного значения с выходов 30 второго вычитателя 8 выполняется коррекция результате чего на выходах 151,152 формируются коды, значения которых определяются,значениями входов 18-20 блока 12 управления.

Устройство работает следующим обра- 5 зом.

Перед началом выполнения собственно . деления в регистр 1 делимого и регистр,2 . делителя заносится и-разрядный код делимого и п-разрядный код делителя соответст- 10 венно, счетчик 33 устанавливается в исходное состояние (делимое загружается в и младших разрядов регистра 1, в старший разряд которого записывается ноль).

Предполагается, что делимое и делитель — 15 правильные положительные нормализованные дроби. Процесс определения окончательного частного состоит из m циклов, в каждом из которых формируется k двоичных цифр частного (где m = ) — (— число

n . 20

k-разрядных групп частного).

Каждый цикл начинается с определения

k-разрядного частного блоком 4. На входы блока,4 при этом поступают значения k стар- 25

k-разрядного частного в узле 5, куда поступают значения знаковых разрядов второго вычитателя 8, первого 9 и второго 10 сумматоров-вычитателей. В конце каждого"цикла деления k-разрядное частное записывается в младшие kразрядов регистра 3,,освобождающиеся в результате сдвига в-регистре 3 информации на k разрядов в сторону старших разрядов.

Произведем сравнение по аппаратурным затратам предлагаемого устройства с известным. Поскольку изменение затронули в основном блок 4 деления усеченных чисел, то сравним его реализацию в известном и предлагаемом устройствах. В изве-, стном устройстве при реализации блока 4 деление усеченных чисел на ПЗу потребуется объем памяти, равный k 2 У бит, а в предлагаемом k 2 " бит, т.е, в четыре раза меньше, Посчитаем сокращение аппаратурных затрат в предположении, что устройство выполнено на широкоприменяемых микросхемах серии.500. Пусть количество k получаемых в каждом такте разрядов частного равно 6, а n = 64. Тогда количество.микросхем ПЗУ 500РЕ149, необходимых для построения блока 4 в известном устройстве, равно 128. B предлагаемом же устройстве блок 4 может быть построен на 32-х микросхемах 50ОРЕ149, а введенный для достижения поставленной цели в предлагаемое устройство второй сумматор-вычитатель 10 требует для своей реализации 21 корпус микросхем 500ИП181 и 500ИП179;

В результате предлагаемое устройство для своей реализации требует примерно на 80 корпусов микросхем серии 500 меньше, чем известное (коммутатор 11 в предлагаемом устройстве такой же, как и в известном, т.е. построен на ИС 500ИД 164, а блок

12 управления требует на две ИС больше), что составляет около 20% всего количества аппаратуры, занимаемой устройством для деления.

Таким образом, технико-экономическое преимущество предлагаемого устройства для деления по сравнению с известным состоит в значительном сокращении аппаратурных затрат. Так, предлагаемое устройство требует для своей реализации на 20 меньше аппаратуры, чем известное.

Формула изобретения

1,Устройство для деления. содержащее регистры делимого, делителя и частного; блок деления усеченных чисел, узел коррекции частного, блок умножения, два вычитателя, первый сумматор-вычитатель, коммутатор и блок управления, причем вход

1709352

18 данных устройства соединен с информаци-, ч а ю щ е е с я тем, что, с целью сокращения онными входами первой группы коммута- количества аппаратуры устройства, оно сотора и с информационными входами . держит второй: сумматор-вычитатель, уп-, регистраделителя, выходы разрядов кото- равляющий вход которого соединен c рого соединены с входами первой группы 5 выходом знакового разряда второго вычитаблокаумноженияипервогосумматора-вы- теля. выходы регистра делителя и выходы читателя, выходы коммутатора соединены второго вычитателя — входами соответстинформационны и входами регистра де- венно первой и второй групп второго сумcин лимого, выходы старших разрядов которого матора-вычитателя; выход знаково о..

Г соединены с входами делимого блока деле- 10 разряда которого соединен с третьим упния усеченных чисел. входы делителя кото- равляющим входом узла коррекции частрого соединены с выходами старших ного, первый,второйитретийвходыблока разрядов регистра делителя, выходы раз- управления — с выходами знаковых разрярядов регистр регистра делимого — с входами дов соответственно второго вычитателя, уменьшаемого первого вычитателя, входы 15 первого сумматора-вычитателя и второго вычитаемого и заема которого соединены сумматора-вычитателя, выходы которогосос выходами первой и второй групп блока единены с информационными входами четумножения, выходы разности и заема пер- вертой группы коммутатора. вого вычитателя — с входами уменьшаемои вычитаемого второго; вычитателя 20 2.Устройство по п.1, от л и ч а ю щ e его и в ч соответственно, выходы которого соедине- с я тем, что блок управления содержит с тчетны с входами второй группы первого сумма-: . чик, блок памяти микрокоманд, четыре элетора-вычитателя и с информационными мен а И и два элемента ИЛИ, причем входами второй группы коммутатора, инфор- . счетный вход счетчика объединен с Синх-. мационные входы третьей группы которого 25 ровходом блока управления, выходсчетчисоединены с выходами первого сумматора- ка соединен с адресным входом блока вычитателя, выход знакового разряда вто- . памяти микрокоманд, первый выход которого вычитателя соединен с управляющим рого соединен с первыми входами элеменвходом первого сумматора-вычитателя и тов И, выходы первого и второго элементов первымуправляющимвходомузла коррек- 30 И соединены соответственно с первым и ции частного, второй управляющий вход вторым входами первого элемента ИЛИ, .которого соединен с выходом знакового выходйтретьего и четвертого элементов И разряда первого сумматора-вычитателя, — соответственно с первым и вторым вховыходы блока деления усеченных чисел — дами второго элемента ИЛИ; выходы эле- . с входами второй группы блока умножения 35 ментов ИЛИ образуют первый выход блока и информационными входами узла коррек- управления, первый вход которого соедиции частного, выход которого соединен с - нен с вторым входом первого элемента И и информационным входом регйстра частно- первым. инверсным входом третьего.эле- ° . го, синхровход которого соединен с входом мента И, второй инверсный вход которого . синронизации устройства и с синхровхода- 40 соединен с третьим входом блока управле. ми регистров делимого и делителя и блока ния, второй вход которого соединен с инверравления первый выход которого соеди- сным входом второго элемента И и вторым йи нен с управляющим входом коммутатора, входом четвертого элем®нта И, второ второй и третий выходы блока управления — третий выходы блока памяти микрокоманд с входами разрешения записи регистров де- 45 являются вторым и третвим выходами блолимого и делителя соответственно, о т л и - ка управления соответственно.

1709352

1709352

Фиа 7

Составитель А. ЖалковскийРедактор М. Циткина Техред М.Моргентал Корректор Q. Кравцова

Заказ 428 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5

Производственно-издательский комбинат "Патент", r. Ужгород, ул.Гагарина, 101