Устройство для параллельного счета количества единиц в двоичном п-разрядном коде

Устройство для параллельного счета количества единиц в двоичном п-разрядном коде

Иллюстрации

Показать все

Реферат

 

Изобретение откоситсй к вычислительной технике и может быть использовано в системах контроля цифровой информации. Целью изобретения является повышение достоверности счета. Устройство содержит входной регистр 1,. триггер 2, блок 3 Суммирования , выходной регистр 4. сумматор 5, блок 6 сравнения, информационные 7 и так: товый 8 входы, вход 9 сброса, контрольный 10 м информационные 11 выходы устройства . Блок 3 суммирования содержит сумматоры З.К. 3 йя.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4657863/24 (22) 02.03.89 (46) 07.02.92. Бел. И» 5 (71) Одесский политехнический институт (72) А.B.Äðîsä, Е,Л,Полин, И,В.Йорданов, А.В.Лаэдин и IG.В.Дрозд (53) 681.325.53(088.8) (56) Авторское свидетельство СССР

t4 450160, «л. Н 03 М 7/04, 1972. (54) УСТРОЙСТВО ДЛЯ ПАРАЛЛЕЛЬНОГО

СЧЕТА КОЛИЧЕСТВА ЕДИНИЦ В ДВОИЧНОМ и-РАЗРЯДНОМ КОДЕ

Изобретение относится к вычислительной технике и может быть использовано в системах контроля цифровой информации.

Целью изобретения является повышение достоверности счета.

На фиг.1 представлена структурная схема устройства для и = 8; нв фиг.2 — временные диаграммы сигналов; на фиг.3 — пример выполнения блока сравнения, Устройство содержит входной регистр

1, триггер 2, блок 3 суммирования, выходной регистр 4, сумматор 5, блок 6 сравнения, информационные 7 и тактовый 8 входы, вход

9 сброса, контрольный 10 и информационные 11 выходы. Блох 3 суммирования содержит сумматоры З.К, соединенные соответствующим образом, Устройство работает следующим образом.

В начальный момент времени на вход 9 сброса устройства поступает импульс, сбрасывающий триггер 2 в нулевое состояние.

На вход 8 устройства поступают синхроимпульсы СИ, тактирующие работу устройства, Под действием этих импульсов, Ж 1711165 А1 (я)5 G 06 F 11/ОО, Н 03 M 7/04 (57) Изобретение относится к вычисли. гельной технике и может быть использовано в системах контроля цифровой информации.

Целью изобретения является повышение достоверности счета, Устройство содержит входной регистр 1, триггер 2, блок 3 суммирования, выходной регистр 4, сумматор 5, блок 6 сравнения, информационные 7 и тактовый 8 входы, вход 9 сброса, контрольный

10 и информационные 11 выходы устройства. Блок 3 суммирования содержит сумматоры З.К. 3 ил. приходящих на счетный вход триггера Т-типа, на его инверсном выходе формируется сигнал L, показанный на фиг.2. На входы 7 устройства поступают разряды двоичного числа А. Это число парафазным кодом записывает я во входной регистр 1 по заднему фронту синхросигналов СИ, При этом на вход режима входного регистра 1 подается с инверсного выхода триггера 2 единичный уровень сигналами, разрешающий прием кода

Входной регистр 1 имеет 2п разрядов для хранения парафазного кода и-разрядного числа, причем инверсный вход(2)-1)-ro и прямой вход 2)-го разрядов этого регистра обьединены между собой и являются j-и входом входного регистра 1., )-м выходом которого является выход 2j-го разряда, j = 1,A.

В результате записи парафазного кода во входной регистр I на его выходах появляется прямой код двоичного числа A. Этот код поступает на входы А и В сумматоров

3.1 — 3,4 первой группы блока 3 суммирования. Сигнал суммы каждого предыдущего

1711165 сумматора З.К группы поступает для сложения на вход переноса Ро последующего сумматора З.К+1 группы. На входы переноса первых сумматоров каждой группы поступает нулевой уровень. Выходы переноса 5 сумматоров 3. К предыдущей группы поступают на входы А и В сумматоров 3.К после, дующей группы, и которой также сигнал суммы каждого предыдущего сумматора

3.К подается на вход переноса последую- 10 щего сумматора 3.К+1. При этом с выходов суммы последних сумматоров 3.К первой, второй и т,д. групп снимаются соответственно первый (младший}, второй и т,д. (по количеству групп) разряды двоичного кода а 15 количества единиц числа А. Старший разряд кода а снимается с выхода переноса сумматоров 3.К последней группы.

Код а поступает на входы выходного регистра 4, в который записывается по сле- 20 дующему заднему фронту синхроимпульсов

СИ с разрешения сигнала, инверсного L, и поступает на выходы 11 устройства. Одновременно с этим по тому же фронту синхроимпульсов СИ происходит сдвиг на одну 25 позицию парафазнаго кода во входном регистре 1. (Режим сдвига обеспечивается нулевым уровнем сигнала на входе режима входного регистра 1). При этом с выходов входного регистра 1 снимается инверсный 30 код числа А и пирамидальная схема на группах сумматоров 3, К подсчитывает(аналогично описанному выше) количество единиц а на ин версно м коде.

Коды а и а, равные соответственно ко- 35 личеству единиц на прямом и инверсном кодах числа А, поступа от с выходов и входов выходного регистра 4 на группы входов

nepaoro и второго слагаемых сумматора 5.

Результат r сложения кодов а и а при пра- 40 вильной работе устройства должен равняться разрядности числа и. Поэтому результат поступает далее на входы блока 6 сравнения, который осуществляет сравнение результата с числом и и в случае их несовпадения формирует на контрольном выходе 10 устройства сигнал ошибки (единичный уровень).

Формула изобретения

Устройство для параллельного счета количества единиц в двоичном и-разрядном коде, содержащее входной регистр, выходы которого подключены к соответствующим входам блока суммирования, выходы которого соединены с входами выходного регистра., выходы которого являются выходами устройства,отл и ч аю ще ес я тем, что, с целью повышения достоверности счета, в него введены триггер, сумматор и блок сравнения, а входной регистр выполнен

2п-разрядным, при этом инверсные входы нечетных разрядов входного регистра объединены с прямыми входами следующих четных разрядов и являются информационными входами устройства, выходами входного регистра являются выходы четных разрядов, синхровходы входного и выходного регистров и триггера обьединены и являются тактовым входом устройства, вход сброса триггера является входом сброса устройства, прямой и инверсный выходы триггера соединены соответственно с входом записи выходного регистра и входом режима входного регистра. первые и вторые входы сумматора подключены соответственно к выходам блока суммирования и выходного регистра, выходы сумматора соединены с входом блока сравнения, выход которого я вляется контрольным выходом устройства.

1711165 дык.ю. 1

Составитель О. Неплохое

Редактор Т. Юрчикова Техред М.Моргентал Корректор Н. Король

Заказ 340 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35. Рэушская наб.. 4/5

Производственно-издательский комбинат "Патент", r. Ужгород, ул. Гагарина. 101