Устройство для формирования тестов памяти

Устройство для формирования тестов памяти

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и может быть использовано в системах контроля оперативных запоминающих устройств. Целью изобретения является повышение достоверности контроля памяти и расширение функциональных воз-, можностей устройства. Устройство содегржит генератор 1 импульсов, блок 2 деления частоты, демультиплексор 3 счетчик4 адреса , первый мультиплексор 5,блок 6 управления , блок 7 мультиплексоров, буферную память 8, блок 9 элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, второй ТО и третий 11- мульти плексоры, регистр 12 управляющего слова, четвертый мультиплексор 13, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 14, элемент И 15. Устрой ство позволяет без перезаписи буферной памяти тестировать весь обье м памяти, что повышает достоверность результатов тестирования и сокращает время его выполнения. Возможность осуществ-- лять тестирование как всего объема памяти, дак и ее фрагмента и программное управление режимами проведения тестирования расширяют функциональные возможности устройства. 3 ил.,4 табл. ;; сл с

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (и)з 6 11 С 29/00

ГОСУДАРСТВЕННЫИ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

4 О

17 ., К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ . (21) 4721754/24 (22) 24.07.89 (46) 07.02.92. Бюл. М 5 (71) Московский энергетический институт (72) А.А.Асадчев, О.В.Исаев и C.Ï.Âåëüìàкин (53) 681.327.66(088.8) (56) Огнев И.B. и др. Методы и средства, контроля и диагностирования памяти ЭВМ. — M.: Моск.энерг.ин-т, 1988, с.16.

Авторское свидетельство СССР .

М 1365134, кл. G 11 С 29/00, 1988. (54) УСТРОЙСТВО ДЛЯ ФОРМИРОВАНИЯ

ТЕСТОВ ПАМЯТИ (57) Изобретение относится к вычислительной технике и может быть использовано в системах контроля оперативных запоминающих устройств. Целью изобретения является повышение достоверности контроля памяти и расширение функциональных воз-, „„ Ж „„171 1235 А1 можностей устройства. Устройство содер- " жит генератор 1 импульсов, блок 2 деления частоты, демультиплексор 3; счетчик4 адреса, первый мультиплексор 5 блок 6 управле- " ния, блок 7 мультиплексоров, буферную память 8; блок 9 элементов ИСКЛЮЧАЮ-ЩЕЕ ИЛИ, второй 10 и третий 11. мульти. " плексоры, регистр 12 управляещего слова четвертый мультиплексор 13, элемент:ИСКЛЮЧАЮЩЕЕЕ Е ИЛИ 14, элемент И 15,.-Устройство позволяет без перезаписи . буферной памяти тестировать весь объем памяти, что повышает достоверность результатов тестирования и сокращает время его выполнения. Возможность осуществ-лять тестирование как всего объема памяти, так и ее фрагмента и программное управле ние режимами проведенйя тестирования расширяют функциональные возможности устройства. 3 ил.,4 табл.

1711235

Изобретение относится к вычислительной технике и может быть использовано в системах контроля оперативных запоминающих устройств.

Целью изобретения является повышеwe достоверности контроля памяти и расширение функциональных возможностей усТройства — формирования тестов памяти за счет непрерывности прохождения тестов и воэможности тестирования как всей, так и отдельных фрагментов проверяемой памяти.

На фиг.1 изображена схема устройства для формирования тестов памяти; на фиг.2 — блоМ управления; на фиг,3 — блок деления частоты.

Устройство содержит генератор 1 импульсов, блок 2 деления частоты, демультиплексор 3, счетчик 4 адреса, первый мультиплексор 5, блок 6 управления, блок 7 мультиплексоров, буферную память 8, блок

9 элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, второй

10 и третий 11 мультиплексоры, регистр 12 управля ющего слова. четвертый мул ьтиплексор, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ

14 и элемент И 15.

Устройство работает следующим образом.

После включения питания перед началом работы на вход 16 устройства подается сигнал начальной установки, который устанавливает блок управления в начальное состояние., Устройство работает в двух режимах, определяемых состоянием регистра 12 управляющего слова. В первом режиме в бу-ферную память 8 осуществляют запись тестовой последовательности. Во втором режиме тестирования выполняют выдачу тестовых воздействий в обьект тестирования. В режиме записи фрагмент тестовой последовательности (адрес, слово данных, сигнал записи или чтения) записывается в буферную память 8. Тестирование может осуществляться как для полного объема памяти, так и для фрагмента памяти. При тестировании полного объема памяти адрес на адресный выход 17. устройства поступает через первый информационный вход 18 блока 7 мультиплексоров с информационного выхода 19 счетчика 4 адреса; а данные— на информационный выход 20 устройства через блок 9 элементов ИСКЛЮЧАЮЩЕЕ

ИЛИ с выхода 21 данных буферной памяти

8. При этом происходит многократное повторение фрагмента тестовой последовательности данных, записанного в буферной памяти, по всему объему памяти, информационная емкость которой больше, чем у буферной памяти, под управлением счетчика адреса. При фрагментальном тестировании адрес на адресный выход 17 устройства поступает через второй информационный вход 22 блока 7 мультиплексоров с адресно5 го выхода 23 буферной памяти 8, данные на информационный выход 20 устройства: поступают с выхода 21 данных буферной памяти. Сигнал управления записью-чтением в обоих режимах поступает с управляющего

10 выхода.24 буферной памяти на первый вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, и после модификации сигналом с выхода четвертого мультиплексора подается на управляющий выход 25 устройства.

15 B режиме записи в буферную память первоначально производится запись информации в регистр 12 управляющего слова. Эта информация формируется на информационном выходе 26 блока 6 управ20 ления. Занесение информации в регистр управляющего слова происходит по сигналу. записи на первом выходе 27 управления записью блока управления.

Выходы регистра 12 управляющего сло25 ва имеют следующее назначение: первый выход 28 блокирует уровнем "Лог.О" с выхода элемента И 15 работу генератора 1 импульсов, второй 29 и третий 30 выходы управляют блоком 2 деления частоты, чет30 вертый 31 выход подключен к входу управления направлением пересчета демультиплексора 3 и управляет работой счетчика 4 адреса на сложение или вычитание, пятый 32 и шестой 33 выходы подклю35 чены к первому и второму управляющим входам первого мультиплексора 5 и управляют длительностью теста, седьмой выход

34 подключен к входу управления адресами блока 7 мультиплексоров и управляет выбо40 ром источника адреса, восьмой выход 35 подключен к входу управления второго мультиплексора 10 и управляет сигналом выборкидля буферной памяти 8, девятый 36 и десятый 37 выходы подключены к первому

45 и второму управляющим входам .третьего мультиплексора 11 и управляют модификацией данных в блоке 9 элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, одиннадцатый 38 и . двенадцатый 39 выходы подключены к пер50 вому и второму управляющим входам четвертого мультиплексора 13 и управляют модификацией сигнала записи-чтение в элементе ИСКЛЮЧАЮЩЕЕ ИЛИ 14, тринадцатый 40 выход осуществляет сброс в нулевое

55 состояние счетчика 4 адреса сигналом низкого уровня.

Первое записанное в регистр 12 управляющее слово устанавливает на выходе 28 уровень "Лог.О", блокируя работу генератора 1 импульсов, на выходе 40 — "Лог.1", 1711235 запрещая сброс счетчика 4 адреса, на выходе 35 — "Лог.О", соответствующий передаче мультиплексором 10 через второй информационный вход сигнала управления выбор кой с выхода 41 управления выборкой блока

6 управления. Последнее означает, что управление выборкой буферной памяти осуществляется .через блок 6 уп равления сигналами на системном входе 16 устройства. Состояние остальных выходов регистра

12 управляющего слова в режиме записи является несущественным, После указанной установки регистра 12 управляющего слова следует собственно запись информации в буферную память 8. На системный вход 16 устройства подается адрес ячейки буферной памяти, который с информационного выхода 26 блока - 6 управления поступает на адресный вход:42 счетчика 4 адреса и запоминается в счетчике по сигналу записи на первом выходе 43 управления записью блока 6 управления.

Записанный адрес с информационного выхода 19 счетчика 4 адреса поступает на адресйый вход 44 буферной памяти 8. Затем на системный вход 16 устройства подается код данных и разряд управления записьючтением, который с выхода 26 блока буправления поступает на информационный вход

45 буферной памяти 8, и по сигналу записи с второго выхода 46 управления записью записывается в адресуемую ячейку буферной памяти 8. Таким образом производится заполнение всей буферной памяти тестовой информацией.

Для перевода устройства в режим выдачи тестовой последовательности производится сброс в нулевое состояние счетчика 4 адреса путем записи в регистр 12 управляющего слова с логическими нулями в первом и последнем разрядах. Затем в регистр

12 записывают управляющее слово, соответствующее требуемому тесту. При этом навыходе 35 регистра 12 должно быть- значе, ние "Лог.1", что соответствует подаче сигнала "Лог.О" с первого информационного входа 47 мультиплексора 10 на его выход, т.е. постоянной выборке буферной памяти

8; На выходе 40 регистра 12 устанавливается уровень "Лог,1". Уровень "Лог-,1" на выходе 28 запускает генератор 1 импульсов, Значения сигналов на выходах 29 и 30 управляют выбором частоты синхроимпульсов тестирования в блоке 2 деления частоты в соответствии с табл.1. Сигнал с выхода "31 регистра 12 управляет направлением пере- бора адресов. При уровне "Лог;О" происходит нарастание кода адреса, а при уровне

"Лог.1" — убывание кода адреса. Сигналы с выходов 32 и 33 управляют длительностью теста в соответствии с табл.2. Первый — чет вертый информационные входы первог< мультиплексора 5 йодключен ы соответст венно к первому48 — четвертому 51 выходами стэ р ших разрядов. счетчи кэ 4 адреса. Сиг нал "Лог.О".с выхода 34.подключает-адрес ный выход. -1-7 устройства > информационному выходу 19:и второиу вы ходу 52 счетчика 4 адреса для тестировани

10 по полному перебору адресов. Уровен

"Лог.1" на выходе 34 подключает адресныв выход 17 к адресному выходу 23 буферно памяти 8для тестирования фрагмента памя. ти по адресам, записанным в буферной памяти, Сигналы с выходов 36 и 37 управляют

15 выбором источника модификации кода данных на-информационном выходе 20 устрой ства в соответствии с табл.3. К первому— четвертому входам мультиплексора: 11 под20 ключены соответственно выходы первого

53, второго 52, первого старшего 48 и второго старшего 49 разрядов счетчика- 4"адреса.

Сигнал из выбранного источйика модификации с выхода мултиплексора 11 поступает

25 нэ управляющий вход 54 блока 9 элемейтав

ИСКЛЮЧАЮЩЕЕ ИЛИ: Ийформационный вход 55 этого блока подключен к вйходу 21 данных буферной памяти 8. Сигнал на-входе

54 модифицирует код дэяных фбрмируя на

30 выходе 20 пряМой или инверсный код (табл,3). Сигналы с выходов 38 и 39 выбирают источник модифицирующего сигнала записи-чтения на выходе 56 четвертого мультийлексора 13. Источник модификации

35 подключается к второму входу 57 элемента

ИСКЛЮЧАЮЩЕЕ ИЛИ 14 согласно с табл.4, Первый и второй входы четвертого мультиплексора 13 подключены соответственно к первому 53 и второму 52 выходам счетчика

40 4 адреса, третий вход — к выходу 48 первого старшего разряда счетчика 4 -адреса, а на вход 58 подан уровень-"Лог.1".

Блок 6 уп равления может быть реэлизован по схеме, предстэвлейной на фиг.2, и

45 содержит шийный .приемопередэ гчик 59, дешифратор 60 адреса буферной памяти, элемент 2И-НЕ 61, триггер 62;"элемент- 2И— HE 63,.дешифратор 64 адреса регистра управляющего слова, триггер 65 и элемент 2И

50 66, Блок управления работает следующим образом. По сигйалу начальной установки с системного входа 16 триггеры 62 и 65-устанавливаются в состояние лог. "О". В режиме

55 записи в буферную память код адреса принимается приемопередатчиками 59 и подается на информацйонный выход 26 блока управления . Одновременно дешифратор 64 адреса распознает обращение к устройству через системный вход и устанавливает на

1711235

8 своем выходе "Лог,1", которая записывается в триггер 65 по системному сигналу обмена на выходе 67 приемопередатчика 59.

Сигнал с прямого выхода триггера 65 подается на первый вход элемента 2И-HE 66, на второй вход которого поступает системный сигнал передачи,-.данных с выхода 68 приемопередатчика 59. По фронту сигнала с выхода 27 элемента 2И 66 управляющее слово записывается в регистр 12. Затем производится собственно запись в буферную память. Для этого на системный вход 16 подается адрес ячейки буферной памяти 8, который распознается дешифратором 60 и

"Лог.1" с его выхода записывается в триггер

62. Адрес также поступает с выхода 26 блока управления на адресный вход 42 счетчика 4 адреса и записывается в него по переднему фронту системного сигнала обмена, проходящему с выхода 67, приемопередатчика 59 на первый выход 43 управления записью через элемент 2И-НЕ 61. Затем на системный вход 16 подается код данных, который с информационного выхода 26 блока управления поступает на информационный вход

45 буферной памяти 8. По сигналу передачи данных с выхода 68 приемопередатчика 59 на втором выходе 46 управления записью формируется сигнал записи, по фронту которого код данных заносится в буферную память. В момент окончания тестирования, определяемого кодом на выходах 32 и. 33 регистра 12, на выходе первого мультиплексора 5 появляется сигнал 69 блокировки, который останавливает генератор 1 импульсов. а также через приемопередатчик 59 поступает на системный вход для информирования об остановке тестирования.

Блок 2 деления частоты может быть построен на основе двоичного счетчика 70 и мультиплексора 71 (фиг.3), Таким образом, устройство для формирования тестов памяти позволяет без перезаписи буферной памяти тестировать весь объем памяти, что повышает достоверность результатов тестирования и сокращает время его выполнения. Возможность осуществлять тестирование как всего объема памяти, тэк и ее фрагмента и программное управление режимом проведения тестирования расширяют функциональные возможности устройства, Формула. изобретения

Устройство для формирования тестов памяти. содержащее генератор импульсов, счетчик адреса, блок буферной .памяти и блок управления, причем выходы счетчика адреса соединены с адресными входами блока буферной памяти, информационный выход блока управления соединен с входом счетчика адреса и информационным входом блока буферной памяти, первый и второй

5 выходы управления записью блока управления соединены с входами записи соответственно счетчика адреса и блока буферной памяти, вход начальной установки блока управления является одноименным входом ус10 тройства, о т л и ч а ю щ е е с я тем, что, с целью повышения достоверности контроля памяти и расширения функциональных возможностей устройства, в него введены блок деления частоты, демультиплексор, четыре

15 мультиплексора, блок мультиплексоров, блок элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, регистр управляющего слова, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, элемент И, причем выход генератора импульсов соединен с ин20 формационным входом блока деления час тоты, выход которого подключен к информационному входу демультиплексора, выходы демультиплексора соединены с счетными входами счетчика адреса, выходы

25 старших разрядов счетчика адреса соединены с информационными входами первого мультиплексора, выход которого соединен с входом признака окончания теста блока управления и первым входом элемента И, вы30 ходы первого и второго разрядов счетчика адреса соединены с первым и вторым информационными входами третьего и четвертого мультиплексоров, выход первого старшего разряда счетчика адреса подклю35 чен к третьему информационному входу третьего и третьему информационному входу четвертого мультиплексоров, к четвертому информационному входу третьего мультиплексора подключен .выход второго

40 старшего разряда счетчика адреса, к четвертому информационному входу четвертого мультиплексора подключен уровень логической, единицы, первый информационный вход блока мультиплексоров соединен с ин45 формационным выходом счетчика адреса, а

его второй информационный вход подключен к адресному выходу блока буферной памяти, выход блока мультиплексоров является адресный выходом устройства, вы50 ход данных блока буферной памяти соединен с информационным входом блока элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, управляющий вход которого подключен к выходу третьего мультиплексора, а выход является .55 информационным выходом устройства, управляющий выход блока буферной памяти подключен к первому входу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, его второй вход соединен с выходом четвертого мультиплексора, а выход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ

1711235

Таблица1

Таблица2

Табл и цаЗ

25 является уп равля ющим выходом устройства, первый информационный вход второго мультиплексора подключен к уровню логического нуля, его второй информационный вход соединен с выходом управления вы- 5 боркой блока управления, а его выход соединен с входом управления выборкой блока буферной памяти, информационный вход регистра управляющего слова соединен с информационным выходом блока управле- 10 ния, а его вход записи соединен с третьим выходом управления записью блока управления, выходы регистра управляющего слова подключены соответственно к второму входу элемента И, первому и второму управляющим входам блока деления частоты, входу управления направления пересчета демультиплексора, первому и второму управляющим входам первого мультиплексора, входу управления адресами блока мультиплексоров, входу управления второго мультиплексора, первому и второму управляющим входам третьего мультиплексора, первому и второму управляющим входам четвертого мультиплексора, входом сброса в "0" счетчика адреса.

1711235

Таблица4

1711235

3)

СоставИтель Г.Аникеев

Техред М.Моргентал Корректор H. Ревская

Редактор Н.Рогулич

Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101

Заказ 344 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5