Устройство кодирования и декодирования сигналов звукового вещания

Устройство кодирования и декодирования сигналов звукового вещания

Иллюстрации

Показать все

Реферат

 

Изобретение относится) к вычислительной технике и технике связи. Его использование в цифровых системах передачи, хранения и воспроизведения звуковых сигналов позволяет . повысить точность преобразования j при сохранении пропускной способности j и упростить устройство, состоящее гиз колера и декодера. Кодер содержит фильтр нижних частот, аналого- .цифровой преобразователь, запоминающий блок, блок прямого преобразования Фурье, узел памяти, детектор порядка максимальной составляющей, регистр кода порядков и блок синхронизации . Декодер содержит узел памяти, блок обратного преобразования Фурье, цифроаналоговый пребразователь, фильтр нижних частот, регистр кода порядков и блок синхронизации . Благодаря введению в кодер блока формирования адреса считывания мантиссы и формирователя потока порядков, в декодер - блока формирования адреса записи спектральных составляющих, а также выполнению блоков прямого и обратного преобразования Фурье в виде дискретных косинусных преобразователей снижается коэффициент нелинейных / искажений и упрощается схема устройства , 5 з.п.ф-лы, 8 ил. с

„SU„„1711 331

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н АВТОРСКОМУ СвйДЕТОЗЬСТВУ

ГОСУДАРСТВЕННЫЙ ХОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР (21) 4251654/24 (22) 28.05.87 (46) 07.02.92. Бюл. М 5 (71) Всесоюзный научно-исследовательский институт радиовецательного, приема и акустики им.А.С.Попова (72} E,À.Ðîçåíáåðã, А.И.Синильников и Б.И.Иехтмдн (53) "21.396(088.8) (56) Авторское свидетельство СССР

М 1464894, кл. Н 03 М 3/00, 1985.

Авторское свидетельство СССР

М 1624702, кл, Н 04 L 17/30, 1985. (54) УСТРОЙСТВО КОДИРОВАНИЯ И ДЕКОДИРОВАНИЯ СИГНАЛОВ ЗВУКОВОГО ВЕНЧАНИЯ (57} Изобретение относится к вычислительной технике и технике связи.

Его использование в цифровых системах передачи, хранения и воспроизведения звуковых сигналов позволяет ". повысить точность преобразования при сохранении пропускной способности и упростить устройство, состоящее

Изобретение относится к вычисли-. тельной технике и технике связи

l может быть использовано в цифровых системах передачи, хранения и воспроизведения звуковых сигналов.

Цель изобретения - повышение точности преобразования при сохранении пропускной способности и упрощение устройства.

На фиг, l и 2 приведены блок-cxe" ". мы кодера .и декодера устройства на

Фиг, 3-7 - функциональные схемы со" ответственно дискретного косинусно($1)5 Н 03 М 3/00 Н 04 В 1/64

2 из колера и декодера. Кодер содержит фильтр нижних частот, аналого" цифровой преобразователь, запоминающий блок, блок прямого преобразования Фурье, узел памяти, детектор порядка максимальной составляющей, регистр кода порядков и блок синхронизации. Декодер содержит узел памяти, блок обратного преобразования Фурье, цифроаналоговый пребразователь, Фильтр нижних частот, регистр кода порядков и блок синхронизации. Благодаря введению в кодер блока Формирования адреса считывания мантиссы и Формирователя потока порядков, в декодер - блока

Формирования адреса записи спектральных составляюцих, а также выпол- . нению блоков прямого и обратного преобразования Фурье в виде дискретных косинусных преобразователей снижается коэффициент нелинейных искажений и упроц|ается схема устройства, 5 з ° п.ф-лы, 8 ил.

ro преобразователя, второго запоминающего блока, Формирователя адреса считывания мантисс, Формирователя адреса записи спектральных составляющих и..запоминающего блока, на Фиг. 8 - временные диаграммы сигналов.

Устройство кодирования и декодирования звуковых сигналов состоит из . кодера (Фиг.l) и декодера (Фиг.2).

Кодер содержит фильтр 1 нижних частот (ФНЧ), аналого-цифровой преобразователь 2 (ЦАП). запоминающий

17f

2 . в (2п+1)К

Я ю — Х(п) cos — — — -- при К = 1 2 ... 0-1

2N

ПаО

I блок 3, блок 4 прямого преобразования Фурье, узел 5 памяти, декодер

6 порядка максимальной составля1ощей, регистр 7 кода порядков блок 8 формирования адреса считывания, формирователь 9 потока порядков и блок

10 синхронизации.

Декодер содержит узел 11 памяти, блок 12 обратного преобразования Фурье, цифроаналоговый преобразователь 13 (ЦАП) ФНЧ 14, регистр 15 кода порядка, блок 16 формирования адреса записи спектральных составляющих и блок 17 синхронизации.

Блок 4 прямого преобразования Фурье (Фиг.3) выполнен как дискретный косинусный преобразователь и содержит перемножитель 18, счетчик 19 импульсов, блок 20 постоянной памяти; сумматор 21, первый и второй буферные регистры 22 и 23 ° На фиг.3 обозначены информационные входы 24, вход 25 синхронизации, тактовый вход 26 и управляющий вход 27.

Узел 5 памяти (фиг.4) содержит счетчик 28 импульсов триггер 29, первый и второй блоки 30 и 31 оперативной памяти, первый - третий мультиплексоры.32-34 и первый - четвертый ключи 35-38. На фиг.4 обозначены информационные входы 39, первые и вторые адресные входы 40 и 41 управляющий вход 42, тактовый вход

43 записи и тактовый вход 44 считывания.

Блок 8 Формирования адреса считывания мантиссы (фиг.5) содержит . первый и второй счетчики 45 и 46 импульсов, группу 47 счетчиков импульсов, источник 48 постоянного кода, ключ 49, компараторы 50, шифратор 51, дешифратор 52, формирователи 53 импульсов, элементы И 54 и элемент ИЛИ 55, На фиг.5 обозначены ,информационные входы 56, вход 57

И-I

- "ГХ(п), при К = я=о. где X(n) — отсчеты, входящие в обрабатываемый блок

Y(X)(K 0,1,...,0-1) коэффициенты flKfl, которые представляют мгно1331 4 синхронизации, счетный вход 58, тактовый вход 59, первые и вторые выходы 60 и 61.

Формирователь 9 потока порядков реализуется на сдвиговом регистре.

Остальные блоки кодера выполнены как в известном устройстве.

Блок 16 формирования адреса записи спектральных составляющих (фиг.5 и 6) содержит те же элементы

45-55, что .и блок 8 кодера, а кроме того первую и .вторую группы 62 и 63 триггеров и второй элемент ИЛИ 64, выход которого является третьим выходом 65 блока 16.

Узел 11 памяти содержит (фиг,7) счетчик 66 импульсов, триггер 67, первый - четвертый ключи 68"71, пер" вый - третий мультиплексоры 72-74, первый и второй дешифраторы 75 и 76, первую и вторую группы 77 и 78 ключей, первую и вторую группы 79 и 80 блоков оперативной памяти. На фиг.7

25 обозначены информационный вход 81, первые и вторые адресные входы 82 и

83, вход 84 смены режимов, управляющий вход 85, тактовый вход 86 считывания и тактовый вход 87 записи.

gp Блок 12 обратного преобразования

Фурье выполнен как обратный дискретный косинусный преобразователь и реализуется аналогично блоку 4 кодера.

Остальные блоки деколера выполне35 ны та к же как в и звес1 ном устройстве

Кодер устройства работает следующим образом..

Аналоговый сигнал через ФНЧ 1 поступает на АЦП 2,.в котором осущест40 вляется линейное ИКИ-преобразование, Далее сигнал с выхода АЦП 2 поступает на блок 3, в котором происходит запоминание блоков отсчетов ИКИ. В преобразователе 4 эти блоки преобра4 зуются в блоки спектральных составляющих в соответствии с выражением венный спектр обрабатываемого,сигнала.

Отличие спектра ДКП от классического спектра Фурье состоит в том, что отрезок сигнала раскладывается

1331

° 171 по набору ортогональных гармонических сигналов вида cos(f n Nf ) с

П К безразмерными частотами f к (у классического преобразования Фу2 !К рье частоты f. = =--) и фазами

i К N

lI К

Ц .= " — — .в отличие от классическо2Н кого преобразования Фурье, не зависящими от обрабатываемой последовательности отсчетов. При этом коэффициен-, ты ДКП - вещественные числа (коэффи циенты Фурье - комплексные), а раз1 решающая способность по частоте у .

ДКП равна 6 f = Г/2И, à — частота дискретизации, и в два раза выше, чем у классического преобразования

Фурье при одной и той же длине обрабатываемого блока. По этой причине повышается эффективность спектрального преобразования, так как спектральные составляюшие снимаются чаще и, следовательно, спектр flllK ближе к естественному, а также упрощается аппаратурная реализация кодера и декодера, так как дпя вещественных составляющих в отличие от комплексных требуется только один канал обработки.

Работа преобразователя 4 заклю- .чается в последовательном вычислении значений спектральных составляющих блока. При этом для каждой составляющей производится перемножение перемножителем 18 значений всех отсчетов блока НКМ, поступающих на входы 24 с блока 3 на соответствующие значения косинусов, записанных в блок 20 постоянной памяти и поступающих на другие входы перемножитепя !8. Результаты перемножения складываются в сумматоре 21, при этом в регистре 22 фиксируются промежуточные сложения, а в регистре 23 - значения каждой спектральной состав-. ляющей. Ядресация блока 20 осуществляется счетчиком 19, на входы которого поступают синхросигналы с блока 10: на входы 2б - тактовая частота умножения и сложения, на вход 27 - частота смены блоков, а на вход 25 поступают синхросигналы с частотой дискретизации, которые фиксируют результат в регистре 23 и обнуляют регистр промежуточного . результата 22. Эти сигналы могут быть получены не с блока 10, а с выхода соответствующего разряда счетчика 19;

Каждый блок из N спектральных составляющих разбивается на частотные группы, соответствующие критическим прлосам слуха, и записываются в узел 5. В частотных группах спектральные составляющие представ. i ляются в формате кода с поблочно-плавающей запятой, при этом длина ман; тисс в частотных группах переменив.

Блоки спектральных составляющих, поступающие.с информационных входов

39 на два идентичных блока 30 и 3.1 оперативной памяти, записываются в них по очереди. Очередность работы узлов 30 .и 31 определяется состоянием триггера 29, на счетный вхор которого (вход 42) поступает часто . та смены блоков с третьего выхода блока 10, С его же первого и пято" го выходов на входы 43 и 44 поступают тактовые частоты записи и считывания, которые в соответствии с положением триггера 29 через ключи

35-38 поступают на соответствующие входы обращения блоков 30 и 31. Адресные шины блоков 30 и 31 подключаются через мультиплексоры 32 и

33 к выходам счетчика 28 (адреса записи) или к первым адресным входам 40 (считывания слоя), подключенным к первым выходам блока 8. Уп35 равление этими мультиплексорами осуществляется также триггером 29.

Таким образом, при записи адресныешины соответствующего блока 30 или

31 подключены к выходу счетчика 28, 40 изменяющего состояние с частотой записи. При этом осуществляется параллельная запись слов в этот блок .

30 и 31 с выхода преобразователя 4.

Другой блок 31(30) находится в режи45 ме считывания. К его адресным шинам подключены адресные выходы считывания слов блока 8 и считывание слов этого блока осуществляется с частотой считывания. Выбор из счи50 тываемого слова нужного разряда осуществляется мультиплексором 34, уп" равляемым по входам 41 с вторых адресных выходов (считывания разрядов) блока 8.

Таким образом, при считывании осуществляется Формирование последовательного потока из матрицы блока спектральных составляющих. Скорость

7 171133 этого потока (длина блока мантисс) определяется количеством импульсов частоты считывания f, .бит/с: (т.к +о) . (2)

f 5

N nqr где 1, — количество частотных групп (обычно выбирают L = 24)(К - разрядность порядка (при

16-разрядном коде спектральных составляющих K г = 4), - число бит, выделенных для кодирования мантисс всех N спектральных составляющих 15 блока.

Одновременно в детекторе 6 определяются значения порядков максимальных составляющих для каждой группы спектральных составляющих и запо- 20 минаются в регистре 7. Таким образом, по окончании цикла записи -блока спектральных составляющих в блоке 5 на выходе регистра 7 зафиксированы значения порядков групп этого блока спектральных составляющих. Далее осуществляется запись следующего блока в узел 5 и его обработка в детекторе 6 и регистре 7 и последовательное, считывание из узла 5 потока мантисс 30 в соответствии с адресными сигналами „ вырабатываемыми блоком 8, и потока горяднов из Формирователя. 9. Адресные сигналы, выработанные в блоке 8, соответствуют зафиксированным в нем значениям порядков блока спектральных составляющих по окончании цикла записи данного блока. В Формирователе 9 осуществляется параллельно-последовательное преобразование кода порядков 40 блока спектральных составляющих.

Блок 8 Формирует адреса считывания слов и разрядов для блока 5 таким образом, чтобы при считывании осуществлялось преобразование в код с плаваю- 4> щей запятой и переменной ллиноймантиссы. Блок 8 формирования адреса считывания мантисс работает следующим образом.

При поступлении на вход 57 импуль-.щ0 са (f84, фиг.8) частоты смены блоков с третьего выхода блока !О осущестJ,,иляется параллельная запись в эычитаМ" щие счетчики 47 порядков груйй спект.ральных составляющих и в вычитающий. у счетчик 45 адреса считывания разряда, при этом, в счетчики 47 со входов 56 осуществляется запись порядков с регистра 7, а в счетчик 45 - с источни1 8 ка 48 постоянного кора. Состояние счетчиков 47 сравнивается с состоянием счетчика 45 компараторами 50.

При этом, так как на выходе счетчика 45 максимальное значение кода порядка (адрес старшего разряда блока

5), то уровень логической "1" появляется на большинстве (или на всех) выходах "(" компараторов 50. В зависимости от этого элемент И 54.m вырабатывает управляющий сигнал на электронный ключ 49. В том случае, если

1 в блоке спектральных составляющих нет групп с максимальным значением порядка, ключ 49 открыт и с входа 58 через него на тактовый вхор, счетчика

45 поступают импульсы f »p (фиг.8) . с шестого входа блока 1О, Изменение состояния счетчика 45 происходит до тех пор, пока не наступит равенство хотя бн в одном из компараторов 50.

Тогда изменится состояние элемента

И 54.m и ключ 49 закроется, при этом состояние счетчика 45 будет соответствовать максимальному значению порядка группы в. считываемом блоке и, таким образом, будет установлен адрес первого из считываемых разрядов.

Кроме того, при равенстве хотя бы в одном иэ компараторов 50 произойдет параллельная запись s счетчик 46 адреса считывания слов, Такт записи вырабатывается узлом, состоящим из m-1 элемента И 54, формирователей

53 импульсов и элемента ИЛИ 55. Назначение узла - выработать такт записи при появлении логической "1" на выходе " " в одном иэ компараторов 50, а также в том случае, если эта "1" исчезает, но она есть в каком-либо иэ других компараторов 50.

Код, записываемый в счетчик 46, определяется дешифратором 51. Этот дешифратор может быть выпЬлнен, например, на ПЗУ, в котором записаны нижние границы частотных групп (адреоов слов). Элементы И 54.1-54.(тп-1) обеспечивают очередность установки адресов слов в тех случаях, когда уровень логической "1" появляется на выходах нескольких компараторов

50. Таким образом, еще до появления на входе 59 счетчика 46 f. Ов(фиг.8) на его выходе 60, подключеййом к входу 40 блока 5, уже установлен адрес считывания слова и первый импульс, которнй осуществляет считывание в блок 5, переводит советчик

17113

46 в состояние, соответствующее адресу следующего слова. Такой процесс продолжается до тех пор, пока дешиФратор 52 не опознает одно из значений кодов (адресов слов) соот" ветствующих верхним границам частот" ных групп. В этом случае перепад уровня на одном из его выходов переключит по счетному входу соответ- ствующий счетчик 47, и, таким образом, эта группа подготовлена к считыванию следующих разрядов мантиссы.

Переход же к этому процессу произойдет после того, как во всех компараторах 50 логическая "1" окажется на выхояах "(", через элемент И

54.m откроется ключ 49 и сигнал f p переведет счетчик 45 в состояние, соответствующее Следующему разряду.

Таким образом осушествляется управление считыванием потока мантисс

М (фиг.8) из узла 5..

Цифровой поток передается из кодера в декодер по линии связи.

Декодер устройства работает следующим образом.

Последовательный код порядков из . цифрового .потока поступает на регистр

15, где преобразуется в параллельный 30 код, который записывается в блок 16.

Последний формирует адреса записи слов и разрядов и управляющий сигнал, которые позволяют при записи потока мантисс в блок 11 осуществить преобразование в линейный код.

Узел 18 работает следующим образом.

Цифровой поток, поступающий на инФормационный вход 81 двух идентичных групп 79 и 80 блоков оперативной па- 40 мяти, записывается в них по очереди, Очередность работы групп 79 и 80 определяется состоянием триггера 67, на счетный вход которого поступает сигнал с входа 85 (Фиг.8) с третье- 4g го входа блока 17. С его we второго и четвертого выходов поступают тактовые частотй записи и считыванйя: на входы-86 и 87, которые в соответ- ствии с положением триггера 67 ие- g0 рез ключи 68-71 поступают на группы

77 и 78 ключей. Адресные шины блоков в группах 79 и 80 через мультиплексоры 12 и 13 подключаются к вы- ходам счетчика 66 (адреса считывания) 55 или к алресным входам 82 (записи слов) подключенным к соответствующим выходам блока 16. Управление этими мультиплексорами 72 и 73 осуществляется

h где X(n) h (к) - восстановленная последовательность из N отсчетов, — восстановленные спектральные составляющие, . представленные в квазилинейном коде.

31

10 также триггером 67. Таким образом, при считывании адресные шины соответствующего блока оперативной памяти подключены к выходу счетчика 66, изменяющего состояния с частотой считывания, соответствующие группы 77 и

78 ключей при этом открыты, и, вследствие этого, осуществляется параллельное считывание слов с блока этой группы на входы преобразователя 12 через мультиплексор 74, управляемый триггером 67. В этот интервал времени блоки другой группы находятся в режиме записи. К их адресным шинам подключены адресные выходы записи слов блока 16, а запись слов в блоки этой группы осуществляется с частотой за. писи (вход 87) . Выбор нужных разрядов в этом случае определяется дешифраторами 75 и 76, управляющйми группами 77 и 78 ключей. Эти дешифраторы 75 и 76 работают следующим образом: при считывании на всех выходах логические "1" независимо от сигналов на остальных входах, при записи сигнал логическая "1" появляется на одном из выходов, соответствующем адресу 83 разряда записи, поступающему с соответствующего выхода блока 16. При этом наличие сигнала на входе 84 управления приводит к появлению логической "1" на выходах дешифратора 75 и 76, управляющих всеми ключами более старших разрядов ° Таким образом, при записи осуществляется одновременное преобразование кода с плавающей запятой и с переменной. длиной мантиссы в линейный код, так как в блоках групп 79 (80) оказывается записанной матрица блока спектральных составляющих.

Считываемые с узла 11 блоки спектральных составляющих обрабатываются

s ОДКП 12, в котором происходит преобразование их в блоках отсчетов ИКИ в соответствии с выражением

ti (2п+1) К

Х(п) =, Я,У(К) соз к=о

2N

n = 0,1,,... N-1 (2) 1711331

Рассмотренное устройство при скорости цифрового потока 166 кбкг/с позволяет снизить коэффициент нелинейных искажений с 4 до 0,053.

С выхода преобразователя 12 ИКМсигнал поступает в ЦАП 13 и далее на ФНЧ 14, с выхода которого аналоговый (восстановленный) сигнал поступает на выход устройства.

В блоке 17 из цифрового. потока, поступающего на его вход, выделяется последовательность символов цикловой синхронизации, осуществляется синхронизация декодера,с кодером и вырабатываются последовательности синхронияирующих сигналов, необходимых для работы всех синхронизируемых блоков декодера.

Таким образом, в рассматриваемом устройстве осуществляется минимизация суммарной среднеквадратичной ошибки кодирования при условии, что всего на кодирование мантисс всех Я спектральных составляющих блока выделено Q бит. Для этого в каждой частотной группе вычисляется зна чение порядка В(1), 1 - номер частотной группы, по которым формируется поток разрядов мантисс следующим образом. Сначала передаются старшине разряды мантисс частотных групп с максимальным значением порядка, затем передаются следующие по старшинству разряды мантисс этих частотных групп, а также тех групп, где значение порядка на единицу меньше максимального и т.д. Процесс формирования потока мантисс продолжается

Таким образом до тех пор, пока не сформируется последовательность из

Q старших разрядов мантисс, причем величина определяется требуемой скоростью V передачи цифрового по» тока (выражение (2).

Как показала проверка, объективные параметры восстановленного в результате декодирования сигнала значительно лучше, чем в извественом устройстве и приближаются к соответствующим параметрам исходного ИКМсигнала . Действительно, при обработке, например, моночастотного сигнала его энергия сосредоточена в не- . скольких спектральных составляющих.

В соответствии с описанным методом кодирования эти спектральные составляющие будут переданы без сжатия.

2S

Формула изобретения

1. Устройство кодирования и декодирования сигналов звукового вещания, содержащее кодер, выполненный на фильтре нижних частот, вход которого является входом устройства, а выход соединен с информационным входом аналого-цифрового преобразователя, выходы которого подключены к информационным входам запоминающего блока, выходы которого соединены с информационными входами блока прямого преобразования Фурье, выходы которого подключены к информационным входам узла памяти и детектора порядка максимальной составляющей, выходы которого соединены с информационными входами регистра кода порядков, блока синхронизации, первый выход которого подключен к тактовому входу записи узла. памяти, к входам синхронизации аналого-цифрового преобразователя, запоминающего блока, блока прямого преобразования Фурье и детектора порядка максимальной составляющей, второй выход блока синхронизации соединен с тактовыми входами запоминающего блока и блока прямого преобразования Фурье, третий выход блока синхронизации подключен к управляющим входам запоминающего блока, узла памяти и блока прямого преобразования фурье, четвертый выход блока синхронизации соединен с тактовыми входами детектора порядка максимальной составляющей и регистра кода порядков, пятый выход блока синхронизации подключен к тактовому входу считывания узла памяти, декодер, выполненный на регистре кода порядков, узле памяти, выходы которого.подключены к информационным входам блока обратного преобразования фурье, выходы которого соединены с информационными входами цифроаналогового преобразователя, выход которого че- рез фильтр нижних частот подключен к выходу устройства, блоке синхрони-, зации, первый выход которого соединен с входами синхронизации блока обратного преобразования Фурье и цифроаналогового преобразователя, второй выход блока синхронизации подключен к .тактовому входу блока обратного преобразования Фурье и тактовому входу считывания узла памяти, третий выход блока синхрони11331

14 эования Фур ье выполнен ка к обратныь дискретный косинусный преобразоват

17 зации соединен с управляющими вхо- дами блока обратного преобразования

Фурье и узла памяти, четвертый выход блока синхронизации подключен к тактовому входу записи узла па- мяти, о т л и ч а ю щ е е с я тем, что, с целью повышения точности преобразования при сохранении пропускной способности и упрощения устройства, в него введены: в кодер - блок формирования адреса счи- . тывания мантисс и формирователь потока порядка, входы синхрониза" ции которых объединены и подключены к третьему входу блока синхрониза" ции, тактовый вход блока формирования адреса считывания мантисс под" ключен к пятому выходу блока синхронизации, шестой и седьмой выходы которого соединены соответственно со счетным вхором блока формирования адреса считывания мантисс и тактовым входом формирователя потока порядка, выходы регистра кода порядков подключены к информационным входам Формирователя потока поряДка и блока Формирования адреса считывания мантисс, первые и вторые выходы которого соединены содноименными адресными входами узла памяти, выход которого объединен с выходом

Формирователя потока порядков и восьмым выходом блока синхронизации и является выходом кодера,. блоМ прямого преобразования Фурье выполнен как дискретный косинусный преобразователь, в декодер введен блок формирования адреса записи спектральных составляющих, вход синхронизации и тактовый вход которого подключены соответственно к третьему и четвертому выходам блока синхронизации, пятый и шестой выходы которого соединены соответственно со счетным входом блока Формирования адреса записи спектральных составляющих и тактовым входом регистра кода порядков, вход которого объединен с информационным входом узла памяти и входом блока синхронизации и является входом декодера, выходы регистра кода порядков соединены с информационными входа ми блока формирования адреса записи спектральных составляющих, первыетретий выходы которого подключены соответственно к первым и вторым адресным входам и входу смены режимов узла памяти, блок обратного преобра5

2. Устройство по и. 1, о т л и ч а ю щ е е с я тем, что дискретный косинусный преобразователь содержит счетчик импульсов, блок постоянной памяти, сумматор, первый и второй буферные регистры и перемножитель, пер вые информационные входы которого являются информационными входами преобразователя, выходы счетчика импульсов соединены с входами блока постоянной памяти, выходы которого подключены к вторым информационным входам перемножителя, выходы которого соединены с первыми входами сумматора, выходы которого подключены к инФормационным входам буферных регист" ров, выходы первого буферного регистра соединены с вторыми входами сумматора, вход обнуления первого и вход синхро- . низации второго буферных регистров объединены и являются входом синхро" низации преобразователя, входы синхронизации первого буферного регистра и перемножителя объединены со счетным входом счетчика импульсов и являются тактовым входом преобразователя, вход обнуления .счетчика импульсов является управляющим входом преобразователя, выходы второго буферного регистра является выходами преобразователя.

3. Устройство по и. 1, о т л и ч а ю щ е е с я тем, что узел памяти кодера содержит счетчик импульсов, триггер, первый. - третий мультиплексоры, первый - четвертый ключи и первый и второй блоки оперативной памяти, информационные входы которых оответственно объединены и являются информационными входами узла, вход триггера объединен. с входом обнуления счетчика импульсов и является управляющим входом узла, счетный вход счетчика импульсов объединен с информационными входами .первого и третьего ключей и является тактовым входом записи узла, информационные входы второго и четвертого ключей объединены и являются тактовым входом считывания узла, выходы счетчика импульсов соединены с первыми информационными входами первого и второго мультиплексоров, вторые информационные входы которых соответственно объединены и являются первыми адресными входами узла, прямой выход триггера под1711331 ключен к управляющим входам первого мультиплексора, первого и четвертого ключей и первого блока оперативной памяти, инверсный выход триггера соединен с управляющими входами второго мультиплексора, второго и третьего ключей и второго блока оперативной памяти, выходы первого и второго мультиплексоров подключены к адресным входам одноименных блоков оперативной памяти, выходы первогочетвертого ключей соответственно объединены и подключены к входам синхронизации первого и второго блоков one- 15 ративной памяти, выходы которых соответственна объединены и подключены ( к информационным входам третьего мультиплексора, адресные входы и выход которого являются вторыми адресными входами и выходом блока.

4. Устройство по п.1, о т л и— ч а ю щ е е с я тем, что блок формирования адреса считывания мантиссы содержит первый и второй счетчики импульсов, ключ, дешифратор, шифратор, элемент ИЛИ, группу из ш счетчиков импульсов (m — число кодов порядков), m-компараторов, m формирователей импульсов, m элементов И и источник постоянного кода, выходы которого соединены с информационными входами первого счетчика импульсов, вход разрешения записи которого объединен. с входами разрешения записи счетчиков импульсов группы и является входом синхронизации блока, информа« ционные входы счетчиков импульсов группы соответственно объединены и являются информационными входами 40 блока, выходы -ro счетчика импульсов группы (i=1,m) соединены с первыми входами -го компаратора, выход "Больше.или равно" первого компаратора подключен к входу Формирователя. импульсов и первому входу шифратора, выход "Иеньше" i-го ком-. паратора соединен с i-ми входами (1-т)-га элементов И, выход "Больше . или равно" j-го компаратора (j -2,m) подключен к j-му входу (j-1)-ro элемента И, выход которого соединен с

j-м входом шифратора и входом j-го формирователя импульсов, выходы всех

Формирователей импульсов подключены к соответствующим входам элемента ИЛИ, выход которого соединен с входоМ разрешения записи второго счетчика импульсов, счетный вход которого является тактовым входом блока, выход

m-го элемента И подключен к управляющему входу ключа, информационный вход которого является счетным входом блока, выходы шифратора соединены с информационными входами второго счетчика импульсов, выходы которого подключены к входам дешифратара и являются первыми выходами блока, i-й выход дешифратора (i=1,m) соединен со счетным входом -го счетчика импульсов группы, выход ключа соединен со счетным входом первого счетчика импульсов, выходы которого полключены к соответствующим вторым входам компараторов и являются вторыми выходами блока.

5. Устройство по п.1, о т л и ч а ю щ е е с я тем, что блок Формирования адреса записи спектральных составляющих содержит первый и второй счетчики импульсов, ключ, шифратор, дешифратор, первый и второй элементы

ИЛИ, группу из m счетчиков импульсов (m — число кодов порядков), первую и вторую группы по m триггеров, m компараторов, пформирователей импульсов, m элементов И и источник постоянного када, еыхсды которого соединены с информационными входами первого счетчика импульсов, вход разрешения записи которого объединен с входами разрешения записи счетчиков импульсов группы и Я-входами триггеров первой группы и я вля ется входом си нх ран и зации блока, информационные входы счетчиков импульсов группы соответственно объединены и являются информационными входами блока, выходы i-го счетчика импульсов группы (i=1,m) соединены с первыми входами i-ro компаратора, выход "Больше или равно" первого компаратора подключен к входу первого формирователя импульсов, первому входу шифратора, В-входу перваго триггера первой и С-входу первого триггера второй групп, выхор

"Меньше" i-го компаратора соединен с i-ми входами (i-in)-го элементов

И и R-входом i-ro триггера второй группы, выход "Больше или равно"

j-го компаратора (j=2,m) подключен к R-входу j-ro триггера первой и Свходу i-ro триггера второй групп и к i-му входу (j-1)-го элемента И, выход которого соединен с j-м входом шифратора и входом j-го Формирователя импульсов, выхолы всех форми17113

17 рователей импульсов подключены к соответствующим входам первого элемента ИЛИ, выход которого соединен с входом разрешения записи второго счетчика импульсов, счетный вход которого является тактовым входом блока, выход m-го элемента И подключен к управляющему входу ключа, информационный вход которого являет- 1р ся счетным входом блока, выходы шиф» ратора соединены с информационными входами второго счетчика, выходы которого подключены к- входам дешиф- ратора и являются первыми выходами . 15 блока, i-й выход дешифратора (i=1,te) соединен со счетным входом 1-го счет( чика импульсов группы, выход ключасо счетным входом первого счетчика импульсов, выходы которого подключе- гр ны к соответствующим вторым входам компараторов и являются вторыми выходами блока, выход i-. го триггера. первой группы подключен к Р-входу

i-го триггера второй группы, выход которого соединен с входом второго элемента ИЛИ, выход которого является третьим выходом блока.

6. Устройство по п.1, о т л ич а ю щ е е с я тем, что, узел па- р мяти декодера содержит счетчик импульсов, триггер, первый — третий мультиплексоры, первый — четвертый ключи, первую и вторую группы ключей, первую и вторую группы блоков оперативной памяти и .первый и второй дешифраторы, первые информационные входы первого и второго мультиплексоров соответственно объединены и являются первыми адресными 4р входами узла, вход триггера объединен с входом обнуления счетчика импульсов и является управляющим входом узла, счетный вход счетчика импульсов объединен с информационными 45 входами первого и третьего ключей и является тактовым входом считыва31 l8 ния узла, информационные входы второго и четвертого ключей объединены и являются тактовым входом записи узла, выходы счетчика импульсов соединены с вторыми информационными входами первого и второго мультиплексоров, выходы которых подключены к адресным входам блоков оперативной памяти одноименной группы, прямой выход трйггера соединен с управляющими входами второго и третьего мультиплексоров, блоков оперативной памяти. второй группы, третьего и четвертого ключей и входом ну" левого разряда входов второго дешифратора, инверсный выход триггера

I. подключен к управляющим входам первого мультиплексора, блоков оперативной памяти первой группы, первого и второго ключей и входу нулевого разряда первого дешифратора, входы первого и последующих разрядов которого объединены с одноименными входами разрядов второго дешифратора и являются .соответственно входом смены режимов и вторыми адресными входами узла, выходы первого, четвертого и второго, третьего ключей соответственно объединены и подключены к информационным входам ключей соответственно первой и второй групп, информационные входы всех блоков оперативной памяти обеих групп объединены и являются информационным вхо-I дом блока, i-й выход каждого дешиф- ратора (3.=1,m) соединен с управляющим входом i-го ключа одноименной группы, выход которого подключен к входу синхронизации l-го блока one» ративной памяти одноименной группы, выход которого соединен с i-м входом одноименной группы информационных входом третьего мультиплексора, выходы которого являются выходами блока .

26

1711331

171l331

Составитель О. Ревинский

Техред д. 0лийнык: Корректор С. Ше кмар

Редактор E.flann

» «« »«ее«««««»«»

» » «» «» ««««««ее г.:

За каз 349 Тираж. - Подписное

BNQIIH Го-ударствснного к >.saeva по йзобретениям и открытиям нри ГКНТ СССР

113035,. 11 . .íâë, Ж-35, Раушская наб., д. 4/5

Производственно-из,ительский комбинат "Патент", г. Ужгород, ул. Гагарина, 101