Универсальный операционный блок

Универсальный операционный блок

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и может быть ис~пользовано в арифметических устройствах различного назначения. Цель изобретения - расширение ф:/нкциональных возможностей за счет обеспечения сдвига операнда в сторону младших разрядов» Блок содержит шину 1 обнуления, шину 2 синхронизации, три шины 3-5 управления, п одноразрядных накапливающих сумматоров, в каждый из которых входят триггер 6, сумматор 7 по mod 2, три элемента И 8 - 10, элемент ИЛИ 11, схему 12 переноса, элемент И 13, выход 14 переноса, пять коммутационных входов 15 - 19, вход 20 операнда и информационные выходы 21, соединенные между собой функционально» 2 ил.^318 J9фиг.1сл00 СП>&

СОЮЗ СОВЕТСНИХ

СО@МЛИСТИЧЕСНИХ

РЕСПУБЛИН

yi)q C Об 7/38

212 20а Ц фь, (Я

СО

5

1 ф

1 (21 ) 4824567/24 (22) 10.05.90 (46) 23.02.92. Бюл. II 7 (72) С.В.Антонов, О.П.Кузнецов, В.В.Чупин и п.À.Êðàa÷åíêo (53) 681.325(088.8) (56) Соловьев Г.Н. Арифметические устройства ЭВИ. - и.: Энергия, 1978, с. 89, 90, рис. 4-15, 4-16.

Авторское свидетельство СССР (по заявке М 4704984/24 с решением о выдаче от 30.10.89), кл. С Об F 7/50, 1989. (54) УНИВЕРСАЛЬНЫЙ ОПЕРАЦИОННЫЙ БЛОК (57) Изобретение относится к вычислительной технике и может быть ис„„ U„„1714585 А1

2 пользовано в арифметических устройствах . различного назначения. Цель изобретения - расширение. функциональных возможностей за счет обеспечения сдвига операнда в сторону младших разрядов. Блок содержит шину 1 обнуления, шину 2 синхронизации, три шины 3 - 5 управления, и одноразрядных накапливающих сумматоров, в каждый из которых входят триггер 6, сумматор 7 no mod 2, три элемента И 810, элемент ИЛИ 11, схему 12 переноса, элемент И 13, выход 14 переноса, пять коммутационных входов 15 - 19, вход 20 операнда и информационные выходы 21, соединенные между собой функциональна. 2 ил.

1714585

Изобретение относится к вычислительной технике и может быть использовано в арифметических устройствах различного назначения.

Известны операционные блоки, представляющие собой сумматоры параллельного действия, содержащие и одноразрядных комбинационных сумматоров и регистр фиксации результата, позволякщие суммировать и - разрядные числа, подаваемые одновременно. Отсутствий функций сдвига в данных сумматорах усложняет арифметико-:логические устройства (АЛУ), так .как в АЛУ процессоров необходИмо. йыполнять арифметические и логические операции, часть которых предполагает сдвиг информации на Выходе сумматора с помощью специальных регистров сдвига,.

Наиболее близким к предлагаемому является операционный блок, построенный на базе накапливающего сумматора, который принят за базовый, содержащий и одноразрядных сумматоров„ вы- 2 полненных на счетном триггере, сумматоре пс mod 2, коммутаторе, состоящем из двух элементов И и элемента

ИЛИ, схемы параллельного переноса, двух управляющих шин, шины синхронизации и шины обнуления.

Недостатком этого операционного блока является отсутствие возможности сдвига вправо (в сторону младших разрядов).

Цель изобретения =- расширение функциональных возможностей за счет обеспечения сдвига операнда,в сторону младших разрядов.

Поставленная цель достигается тем, 40 что в операционный блок, содержащий и одноразрядных накапливающих сумматоров, каждый из которых состоит из счетного триггера, сумматора повод 2 первого и второго элементов И, элемента ИЛИ, схемы переноса, причем первый вход первого элемента И соединен с входом данного разряда сумматора, первый вход второго элемента И соединен с прямым выходом счетного

50 триггера и первым входом схемы переноса данного разряда, выходы первого и второго элементов И соединены с первым и вторым входами элемента ИЛИ, выход которого соединен с первым входом сумматора no mod 2 и вторым

55 входом схемы переноса. 8торой вход сумматора по пюй 2 соединен с третьим входом схемы переноса, выход сумматора no mod 2 соединен с Т-входом счетного триггера, вторые входы пер- вого и второго элементов И соединены соответственно с первой и второй шинами управления операционного блока, информационные разрядные выходы которого соединены соответственно с прямыми выходами счетных триггеров, выход схемы переноса i-го разряда (где i = 1, 2, 3, ..., n-1 ) соединен с, третьим входом схемы переноса (i+1)-го разряда, выход схемы переноса и-го разряда является выходом переноса операционного блока, шина синхронизации которого соединена с входами синхронизации и счетных триггеров, входы начальной установки которых соединены с шиной обнуления операционного блока, в него дополнительно введены п третьих двухвходовых элементов И и дополнительный трехвходовой элемент И, причем первый вход третьего элемента И i-го разряда сое" динен с инверсным выходом счетного триггера (i+1) -ro разряда, первый вход третьего элемента И и-ro разряда соединен с первым коммутационным входом операционного блока, вторые входы и третьих элементов И соединены с третьей шиной управления операционного блока и первым входом дополнительного элемента И, второй вход которого соединен с инверсным выходом счетного триггера первого разряда и вторым коммутационным входом операционного блока, третий вход дополнительного элемента И соединен с третьим коммутационным входом операционного блока, выход дополнительного элемента И соединен с четвертым коммутационным входом операционного блока, пятый коммутационный вход которого соединен с третьим входом схемы переноса первого разряда.

Сдвиг в сторону старших разрядов реализуется как и для базового устройства путем увеличения содержимого накапливающего сумматора в два раза.

Режим счета с заданным шагом реализуется подачей на шину синхронизации счетных импульсов, предварительно установив на входах операнда код шага счета.

Режим сдвига в сторону младших разрядов является режимом, расширяющим функциональные возможности операционного блока относительно базового устройства, и реализуется путем вы,1714585 читания из содержимого накапливающего сумматора этого же содержимого, но сдвинутого вправо.

На фиг. 1 представлена функциональная схема операционного блока, на

5 фиг. 2 — соединение входов и шин, Операционный блок содержит шину 1 обнуления; шину 2 синхронизации, первую 3, вторую 4, третью 5 шины управ- 10 пения; п одноразрядных накапливающих сумматоров, в каждый из которых входят: счетный триггер 6, сумматор 7 по

mod 2, коммутатор, состоящий из первого 8 и второго 9 элементов И, дополнительного двухвходового элемента

И 10 и элемента ИЛИ 11, схемы 12 переноса; дополнительный трехвходовой элемент И 13, выход 14 переноса orieрационного блока, первый 15, второй

16, третий. 17; четвертый 18, пятый

19 коммутационные входы операционйого блока, входы 20 операнда; информационные выходы 21 операционного блока. 25

Первый вход первого элемента И 8 соединен с входом 20 данного разряда операнда, первый вход второго элемента И 9 соединен с прямым выходом счетного триггера 6 и первым входом схемы 12 переноса данного разряда, вторые входы первого 8 и второго 9 элементов И соединены соответственно с первой 3 и второй 4 управляющей шиной, выходы элементов И 8 и 9 соединены с первым и вторым входами weмента ИЛИ 11, выход которого соединен с первым входом сумматора 7 по

pod 2 и вторым входом схемы 12 пере" носа, второй вход сумматора 7 по

mod 2 соединен с третьим входом схемы 12 переноса, прямые выходы счетных триггеров .6 соединены с информацион" ными выходами 21 операционного блока, выходы схемы 12 переноса -го разряда, кроме старшего, соединены с третьим входом схемы 12 переноса (i+1)-ro разряда, выход схемы переноса 12„ старшего разряда является выходом 14 переноса операционного блока, выход сумматора 7; по пюй 2 сое-. динен с Т, -входом счетного триггера

6,, шина 2 синхронизации операционного блока соединена с входами син" хронизации счетных триггеров б, шина

1 обнуления соединена с входами начальной установки триггеров 6, первый вход дополнительного двухвходо-вого элемента И 10 i-ro разряда, кроме старшего, соединены с инверсным выходами счетных триггеров

6;+<(i+1)-го разряда, первый вход дополнительного двухвходового элемента И 1О „ старшего разряда соединен с первым коммутационным входом 15 операционного блока, вторые входы дополнительных двухвходовых элементов

И 10 соединены с третьей шиной 5 управления и первым входом дополнительного трехвходового элемента И 13, второй вход которого соединен с инверсным выходом счетного триггера

6. младшего разряда и вторым коммутационным входом 16 операционного блока, третий вход дополнительного трехвходового элементы И 13 соединен с третьим коммутационным .входом 17 операционного блока, выход дополнительного трехвходового элемента И 13и третий вход .схемы 12 переноса младшего раряда соединены с четвертым 18 и пятым 19 коммутационными входами операционного блока соответственно.

Операционный блок работает следующим образом.

Для выполнения функций суммирования, сдвига влево и сдвига вправо необходимо выход 14 переноса операцион ного блока соединить с третьим коммутационным входом 17 операционного блока, четвертый 18 и пятый 19 коммутационные входы соединить между собой, первый коммутационный вход 15 соединить с третьей шиной 5 управления.

Тогда функция возбуждения для

Т; -входа триггера 6, i-го разряда кроме старшего и младшего разрядов, операционного блока будет

T; = (Xãàà I> V Я; т4 Ч Я;„ I;) Q P

Для старшего разряда функция возбуждения имеет вид

Тя (Х20 Iú V $ I4Ч I )Q Pá-1 °

Значения выходных сигналов переноса i-го разряда, кроме старшего и младшего разряда будут -1 Ч 1- (Уо 3 Ч 1 4 1+ Х5) Ч 8 (ХЫ 1 Ч 8, 14Ч Я 11 ) °

Для старшего разряда значение сигна" ла переноса вычисляется по формуле

Pal Pn-i Sé Pn-i Жоп Т Ч nI4.Ч 3)

Ч Б„(Х20„4Ч п 4 Ч Т5)

1714585

Значение функции возбуждения для младшего разряда определяется выражением

Т1= (ХЩ ° I3 Ч Б<Тq Ч БgI )0+(Ðï Б, 15) 5

Перенос иэ младшего разряда будет связан с сигналом переноса иэ старшего разряда

P(= (P S, I ) S)$ (Pn Sñ I ) (Х о I+S(x Т5 1/ Б (Хд Х ЧБ1 1 МБ Т5) > о, ь где I, ?,, I< — управляющие сигналы У на соответствующих шинах управления.

Из приведенных выражений видно, что возможны три режима работы операционного блока:

Режим суммирования. I> = 1; I =

= I = О. Функция возбуждения для младшего разряда в этом случае будет а перенос иэ младшего разряда зависит только c! r значения сигнала в младшем разряд операнда и состояния триггера 6 этого разряда

PÌ S x90

Для остальных разрядов Т, и Р; будут

- Т, = ХщЩР;,, Р; = Р;, Б, 4 Р;, Х о ЧБ; Хео (2)

Выражения (1) и (2) соответствует

35 функциям одноразрядного сумматора, построенного на синхронном Т-три тере.

Значение выходного сигнала на информационной шине 21 для любого разряда после подачи синхроимпульса по ши- @ не 2 определяется по формуле:

S; (t + ЬС) = S; (Е)ОФТ,.(с), что соответствует сложению двоичных цифр S,(t) и Х в, с учетом переноса из младших разрядов Р,, Задавая на входной шине 20 код шага счета можно ,при подаче синхроимпульса по шине

2 производить счет с заданным шагом.

Режим сдвига влево (в сторону старших разрядов). I = 1, I> = I< =

= О. Данный режим обеспечивается коммутацией на первый вход сумматоров 7 по mod 2 значений сигналов состояния триггеров 6 B соответствующих разрядах. В этом случае при подаче синхроимпульса по шине 2 произойдет суммирование числа, находящегося в сумматоре, с самим собой, т.е. увеличение его в два раза, что соответствует сдвигу числа влево.

S,(t+ ht) = S;(t)Q+S;(t)O+P;,(t)

Режим сдвига вправо. I> = I < = О, I = 1. Данная операция основана на принципе вычитания из исходного числа S его половины

S(t+ gt) = .S(t) — Б(с)/2.

Если к исходному числу S(t) прибавить по правилам сложения обратных кодов инверсию от этого числа S(t), сдвинутую вправо относительно исходного то в результате получим полови1 ну от исходного числа, что соответст вует сдвигу вправо

t I

Б„Б„, Б„, ° ° .S(О

l l

Sn-, ...Бй Si Р Р результат

Очевидно, что для реализации данного принципа необходимо на коммутатор (элемент И 10>) старшего разряда подать логическую единицу, что обесneчивается соединением первого коммутационного входа 15 с третьей шиной 5 управления, а на схему 12 переноса младшего разряда подать конъюнкцию S Рл, что обеспечивается дополнительным трехвходовым элементом И 13 и попарным соединением входов 17, 14 и 18, 19 соответственно.

Предлагаемая организация универсального операционного блока позволяет практически неограниченно наращивать разрядность операндов. Для этого необходимо соединить входы и шины в соответствии с фиг.2. !

Управляющие шины 3 и 4, шины синхронизации 2 и обнуления 1 соединяются параллельно и являются входами расширенного операционного блока.

Первый коммутационный вход 15 j"го операционного блока, кроме старшего соединяют,с вторым коммутационным входом 16I« (j+1)-го операционного

1 блока. Выход переноса 141 j-го операционного блока кроме старшего соединяют с пятым 19 коммутационным входом (j+1)-го операционного блока.

Выход 14 переноса старшего операционного блока соединяют с третьим комму" тационным входом 171 младшего операционного блока, четвертый коммута1714585

10 ционный вход 18< младшего операционного блока соединяют с пятым коммутационным входом 19 . Входной операнд подается на входные информационные шины 20 операционных блоков, а информация снимается с выходных информационных шины 21. Первый коммутационный вход 15 старшего операционного блока соединяют с третьей шиной 5 управления каждого операционного блока.

Технико-экономическая эффективность предлагаемого универсального операционного блока определяется возможностью выполнять на одном устрой" стве функции сумматора, счетчика, регистра сдвига вправо и влево, а также возможностью наращивания раз" рядности обрабатываемых операндов.

Фо рмула изобре те ни я

Универсальный операционный блок:, содержащий и одноразрядных накапливающих сумматоров, каждый из которых состоит из счетного триггера, сум- матора по mod 2, первого и второго .элементов И, элемента ИЛИ, схемы переноса, причем первый вход первого элемента И соединен с входом данного разряда операнда сумматора, первый вход второго элемента И соединен с прямым выходом счетного триггера и первым входом схемы переноса данного разряда, выходы первого и второго элементов И соединены с первым и вторым входами элемента ИЛИ, выход которого соединен с первым входом сумматора по mod 2 и вторым входом схемы переноса, второй вход сумматора по mod 2 соединен с третьим входом схемы переноса, выход сумматора по

mod 2 соединен с Т-входом счетного триггера, вторые входы первого и вто" рого элементов И соединены соответственно с первой и второй шинами управления операционного блока, информационные разрядные выходы которого соединены соответственно с прямыми выходами счетных триггеров, выход

5 схемы переноса i-ro разряда (где

1, 2, 3,..., n-1) соединен с третьим входом схемы переноса (i+1 ) -го разряда, выход схемы переноса и- го разряда является выходом переноса опера.ционного блока, шина синхронизации которого соединена с входами синхронизации и счетных триггеров, входы начальной установки которых соединены с шиной обнуления операционного блока, о т л и ч а ю щ и " с я тем, что, с целью расширения функциональных возможностей за счет обеспечения сдвига операнда в сторону младших разрядов, в него дополнительно введены и третьих двухвходовых элементов И и дополнительный трехвходовой элемент И, причем первый вход третьего элемента И i-го разряда

25 соединен с инверсным выходом счетного триггера (i+1)-ro разряда, первый вход третьего элемента И и-го разряда соединен с первым коммутационным входом операционного блока, вторые входы и третьих элементов И соединены с третьей шиной управления операционного блока и первым входом дополнительного элемента И, второй вход которого соединен с инверсным выходом счетного триггера первого

35 разряда и. вторым коммутационным вхо.дом операционного блока, третий вход дополнительного элемента И соединен с третьим коммутационным входом операционного блока, выход дополнитель- . ного элемента И соединен с четвертым коммутационным входом операционного блока, пятый коммутационный вход которого соединен с третьим входом схемы переноса первого разряда.

Редактор Н.Химчук

Составитель С.Антонов

Техред Л,Олийнык Корректор Н. Ревская

Заказ 693 Тираж Подписное

ВНИИПИ Государственного комитета о изобретениям и открытиям при ГКНТ СССР

113035, Москва, И-35; Раушская наб., д. 4/5 й

Производственно-издательский комбинат "Патент", г.ужгород, ул. Гагарина, 101