Устройство для умножения

Устройство для умножения

Иллюстрации

Показать все

Реферат

 

Изобретение относится к автоматике и вычислительной технике и может быть использовано в универсальных и специализированных арифметических устройствах^ Цель изобретения - повышение отказоустойчивости устройства. С помощью объединения вычислительных ячеек матрицы в циклическую структуру образуется возможность благодаря увеличению размерности матрицы по столбцам исключать неисправные t. вычислительные ячейки, смещая расположение ра

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК

1 ,(21) 4723094/24 (22). 24.07.89 .(46) 23.02.92. Бюл. Р 7 (71) Харьковский автомобильно-дорожный институт им. Комсомола Украины (72) В.В.Иатилло, С.Н.Прохоров, А.Б.Богаевский и Л.C.ßâèö (53) 681.3(088.8) (56} Авторское свидетельство СССР

Y 11.56064, кл. G 06 F 7/52, 1968, Авторское свидетельство СССР

Ю 1688238, кл. С 06 F .11/00, 7Дг, 1990.

Изобретение относится к вычислительной технике и может быть использовано в универсальных и специализированных арифметических устройствах.

Цель изобретения - повышение отказоустойчивости устройства.

В таблице показано распределение входных тестовых наборов во времени.

На Фиг. 1 приведена Функциональная схема устройства; на Фиг. 2 - функциональная схема вычислительной,ячейки последней строки матрицы; на

Фиг. 3 и 4 - временные диаграммы работы устройства в режиме вычислений и подготовительном режиме соответст. венно на фиг. 5 - таблица входных тестовых наборов ячейки матрицы; на фиг. 6-12 - пояснения принципа лока": лизации неисправной вычислительной ячейки матрицы; на фиг. 13-15 - примеры расположения рабочей и нерабочей

ЫЛ 1714592 А1 (gg)g С 06 Г 7/52, 11/00

2 (S4) УстРойстВо для УмножБния (57) Изобретение относится к автоматике и вычислительной технйке и может быть использовано в универсальных и специализированных арифметических устройствах. Цель изобретения - повышение отказоустойчивости устройства. С помощью объединения вычислительных ячеек матрицы в циклическую структуру образуется возможность благодаря увеличению размерности матрицы по столбцам исключать неисправные ., вычислительные ячейки, смещая расположение рабочей зоны с помощью сигналов на входе .блокировки устройства.

l6 ил., 1 табл.

t зон матрицы; на Фиг. 16 — Функциональная схема одной из реализаций триггера на элементах И-НЕ.

Устройство (Фиг. 1) содержит матрицу 1 вычислительных ячеек, входы

2 и 3 установки суммы и переноса устройства соответственно, вход 4 блокировки прохождения сигнала переноса устройства, входы 5 и 6 множимого Ф и множителя устройства соответствен- Ql но. тактовый вход 7 и установочный О вход 8 устройства, выходы 9 и 10 ре- 3 зультата и переноса устройства соот- ветственно.

Вычислительная ячейка последней строки матрицы 1 (фиг. 2) содержит установочные входы 11 и 12 суммы и переноса вычислительной ячейки соответственно, элементы И 13 и 14, одноразрядный сумматор 15, триггеры 16 и

17 вход 18 блокировки первого опе1714592

Б(й+1) = ((а Ь)Я сО+4) у + s(t)v;

p(t+1) =.((cd+abd + abc)y ap(t)y)2, (1)

Вычислительные ячейки последнего ряда матрицы умножения описываются 0 уравнениями

S(t+1)= f(a b)O+ сЯЙ)У(() У(С)У)И1

p(t+1) =((cd+abc i abd)y + p(t)y)Zg

45 (г} где а,b,ñ,d — сигналы на информационных входах вычислительwx ячеек матрицы 1, — разряды операндов мно- 50 жимого и множителя соотI ветственно; разряд частичной суммы, разряд переноса;

" сигналы на выходах сум- 55 мы и переноса вычислительных ячеек в момент времени t; аиЬ

В(.) „ (.) ранда и информационные входы 19-21 вычислительной ячейки, тактовый вход

22 вычислительной ячейки, вход 23 блокировки прохождения сигнала пере" носа вычислительной ячейки, установочный вход 24, выход 25 суммы и выход

26 переноса вычислительной ячейки.

Вычислительные ячейки других строк матрицы 1 отличаются тем, что в них !О отсутствуют установочные входы триггеров 16 и 17.

Устройство работает следующим образом.

Устройство для умножения может !5 работать в подготовительном режиме и режиме вычислений.

В подготовительном режиме производится тестирование устройства и локализация неисправной вычислительной 20 ячейки.

Режим вычислений подразделяется на два подрежима: подрежим при наличии неисправной вычислительной ячейки и подрежим при отсутствии неисправной вычислительной ячейки.

Раббота матрицы в этих подрежимах отличается только положением рабочей зоны, т.е. области матрицы умножения, в которой производятся вычисления, 30 и нерабочей зоны (фиг„ 14 - 16).

Вычислительные ячейки всех рядов матрицы умножения, кроме последнего ряда, описываются системой уравнений у - сигнал на тактовом вхо- i ! де вычислительной ячей- ки матрицы 1;

- сигнал на установочном входе вычислительной ячейки матрицы 1

Z - сигнал на входе блокировки прохождения сигнала переноса матрицы 1.

Как видно из (1) и (2) подачей сигналов "0" на входы блокировки 4.14.N устройства можно блокировать входы переноса соответствующих вычислительных ячеек матрицы 1, тем самым запрещая распространение возможной ошибки по цепям переноса.

Блокируемая вычислительная ячейка первого ряда матрицы 1, имеющая наибольший порядковый номер внутри ряда с учетом циклической структуры матрицы, является первой ячейкой рабочей зоны, а именно младшим разрядом операнда множимого. На информационные входы вычислительных ячеек первого ряда нерабочей зоны матрицы подаются сигналы "0" (кроме информационных входов b - множителя), что в сочета" нии с входами блокировки, исходя иэ (1) и (2), позволяет исключить из работы всю нерабочую зону матрицы умножения.

Рабочая и нерабочая зоны определяются значениями на соответствующих информационных входах и входах блокировки. В подрежиме вычислений без неисправной вычислительной ячей" ки положение рабочей и нерабочей эон произвольно (фиг. 14). В подрежиме вычислений при наличии неисправной вычислительной ячейки нерабочая зона совмещается с областью матрицы 1, в которой локализована неисправная вычислительная ячейка (фиг. 16), посредством подачи сигналов "0" на соответствующие блокировочные и информационные входы. Рабочая зона устанавливается в области матрицы 1, не содержац)ей неисправности, путем подачи на соответствующие входы блокировни сигналов "1". дычисления производятся в рабочей зоне и в обоих подрежимах осуц)ествляются аналогично.

Работа устройства в подрежиме вычислений без неисправной вычислительной ячейки протекает следующим обра-зом.

5 1714592

Пусть положение рабочей и нерабо- .чей зоны такое, как показано на фиг. 15.

Процесс вычисления происходит в рабочей зоне устройства. В исходном состоянии на тактовых входах 7.1, 7.2,...,7.m устройства и установоч ном входе 8 устройства установлены сигналы "1" (фиг.!», н = 3). Перед на- !О чалом вычислений на вход 8 устройства подается отрицательный импульс

"Сброс", длигельностью и . Импульс

"Сброс " устанавливает в нулевое состояние выходы суммы и переносов вычис- 5 лительных ячеек последнего ряда матрицы 1 умножения m.1 — m.n.

Устройство для умножения работает в конвейерном режиме. Процесс вычис-, ления начинается с подачи на входы )0

5.1-5.п устройства разрядов а,»,...,а„, и-разрядного множимого А и младшего

;разряда В» m-разрядного множителя В

;:на вход 6.1 устройства, момент пода чи совпадает с задним фронтом импуль- 2 са "Сброс" и его полагают началом отсчета. Весь процесс вычисления в вычислительной ячейке матрицы 1 можно разделить во времени на три периода: время прохождения информационных сиг- 30 налов через элеме»»ты И 13 и 1»» (фиг.2) t», время прохождения сигналов в сумматоре 15 и и время запоминания информации в элементах памяти t, 35

Керез время t» + t на вход 7.1 устройства подается сигнал "0",.разрешающий прохождение результатов суммирования 1.1.! - 1.1.п вычислительных ячеек матрицы 1 на входы тригге- 40 ров l6 и 17. Через время t> на вход

7.1 устройства подается сигнал "1", обеспечивающий запоминание результатов вычислений в первом ряду матрицы

1 на требуемое время и запрещающий 45 появление на выходах триггеров 16 и

17 другой информации.

Одновременно с..подачей на вход 7.1 устройства сигнала "0" начинается г»одготовка к вычислениям во втором ряду матрицы 1, т.е. на входе 6.2 уст ройства устанавливается второй разряд В множителя В и через время

t + (t + t») на входах триггеров . 16 и 17 вычислительных ячеек второго ряда устройства присутствуют резуль.:таты вычйсления в первом ряду. Поэто.му, через время t< + t на вход 7.2 устройства подается сигнал "0", раз-, решающий прохождение результатов вычислений второго ряда матрицы 1 на входы триггеров 16 и 17 этого ряда.

Одновременно с подачей сигнала "0" на вход 7.2 устройства начинается подготовка к вычислениям в третьем ряду вычислительных ячеек матрицы 1.

С учетом обозначения t + t< + t< л л в момент времени 2 на вход 7.2 устройства подается сигнал "1". Аналогично процесс вычисления продолжается до,m-го ряда. Разряд Ь множителя В подается на вход б.m устройства к моменту (m-1) г.. В момент времени

m » - t> на вход 7.m устройства подается сигнал "0". В момент времени m a л на вход 7.m устройства подается сигнал "1". Далее процесс вычисления протекает циклически. Пока идет вычисление и запоминание результата в

m-м ряду на первом ряду идет подготовка к вычислению. л

К моменту времени н ». на вход 6 1 устройства подается разряд вщ+» мнои жителя В. В момент времени (»»+!)». на вход 7.1 устройства подается сигнал "0", разрешая прохождение результатов вычислений на выходы триггеров

16 и 17 вычислительной ячейки матри" цы 1 и их запоминание. В момент времени (н+1)Й на вход 7.1 устройства подается сигнал "1", обеспечивающий фиксацию на выходах триггеров 16 и 17 ячейки вычислительной информации и запрещающий поступление на выходы ячеек новой информации. Процесс вычислений осуществляется аналогично.

После подачи всех И разрядов операнда В на входах 6.1-6.m устройства ус- танавливаются сигналы "О", а процесс вычисления продолжается, пока разряды результата С» - С»,»,не установятся на входах 9.1 - 9.m и 10.1 - 10.m устройства в двухразрядном коде.

Отказоустойчивость устройства для умножения обеспечивается за счет периодического тестирования, локализации неисправного функционального модуля, если он имеется, и реконфигурации матрицы 1 для его нейтрализации °

Работа устройства в подготовительном режиме отличается от работы в ре" жиме вычислений тем, что в исходном состоянии на входы 2.1I - 2.0, 3. 1

3.hi поданы соответствующие разряды первого и второго установочного тестового .операнда. Длительность t»I, I 714592 установочного импульса на входах 2 и

3 устройства

Ш этот импульс устанавливает на выхо5 дах суммы и переноса вычислительных ячеек m.N - m. 1 матрицы I сигналы, соответствующие разрядам первого и второго установочного тестового операнда. Затеи осуществляется подача тестовых значений первого операнда

А (множимого) и второго операнда В

Т (множителя) аналогично тому, как это осуществлялось в режиме вычислений.

Период управляющих сигналов 7 (фиг. 4) в подготовительном режиме определяется временем Т „ необходимым для анализа тестОвых ОткликОВ (Б двухрядном коде) с соответствующих выхо- 20 дов 9.1 - 9.N и 10, 1 - 1f).N устройст"

83 п06пе- каждых m 1 ихлов работы, Не" ооход. но, чтобы Т1.„ Т 1 Ттп явля111лось частью Тт, в течение котоРОй вычислительная ячейка запоминает значение на выходах триггеров 16 и 17 (Фиг. 4). Считают, что Тт = I|- Т, где (- коэффициент уменьшения тактовой опорной частоты, используемой . при Формировании управляющих сигналов.ЗО

Для локализации неисправной вычислительной ячейки матрицы 1 осуществляется тестирование матрицы за счет

Начальной установки (установочных тес" товых операндов} и подачи таких зна" чений входных тестовых операндов Ат, и В чтО на каждую вычислительную ячейку матрицы 1 в процессе тестового вычисления поступают все входные тестовые наборы. При этом тестовые one- qg ранды подбираются так, что картина распределения входных тестовых наборов в матрице умножения повторяется в каждом р-м столбце (р=2, фиг.б), что обеспечивает. идентичность тестовых откликов ячеек каждого столбца, т.е. при р=2 все ячейки, стоящие на четных (нечетных) позициях в рядах матрицы умножения в процессе тестироваия имеют одинаковые тестовые откли-. ки (выходы суммы и переноса). Если предположить, что в матрице умножения есть одна неисправная вычислительная ячейка, то в результате ее неисправности возникнет ошибка в тестовом вычислении,- которая за m тактов работы может вызвать групповую ошиб- . ку и изменить выходы суммы и переноса ячеек в последнем ряду матрицы, доступном для наблюдателя, нарушив идентичность соответствующих откликов.

Тогда, если организовать сравнение тестовых откликов по р идентичным

rpynnaM, число неверных тестовых откликов будет меньше числа верных внутри идентичной группы (полагают, что

N )) m для большинства практических реализаций), что позволяет локализовать неверные тестовые отклики внутри идентичной группы через голосование.

Локализовав неверные тестовые отклики, можно с точностью, в худшем случае до ш позиций столбца, определить область локализации неисправной вычислительной ячейки. Так как размерность матрицы 1 Ny m, где ¹n+m+k (и - разрядность множимого), то воз- i можно выполнение вычислений в различных областях матрицы 1, соответст-,1 вующих различным положениям рабочей зоны. При этом необходимо обеспечить совмещение блокируемой области матрицы l (нерабочей зоны) размерностью

m+K с областью локализации неисправ" ной вычислительной ячейки размерностью m„ используя при этом кольцевую структуру матрицы 1. В результате влияние неисправной вычислительной ячейки, в дальнейшем, на вычисления в рабочей зоне нейтрализуется. При этом, соответственно, изменяется порядок нумерации входных (множимого) и выходных (результата) шин.

Вычислительная ячейка является четырехвходовой, на ее информационные входы поступают входные наборы в Формате (abed ) где а - двоичный разряд множимого, Ь - двоичный разряд множителя, с - разряд частичного произведения, d - разряд переноса, Для исчерпывающего тестирования

Функциональных модулей в составе вычислительной ячейки необходимо 10 тестовых входных наборов, вторые в

Формате (abed> представлены на Фиг.5, причем восемь тестовых наборов для исчерпывающего тестирования одноразрядного трехвходового сумматора (Т, ) и два входных тестовых набора из четырех (ТИ) для исчерпывающего тестирования двухвходового элемента И вычислительной ячейки, которые не покрываются Т, >, На Фиг. 6 приведен пример распределения входных тестовых наборов в формате (аЬсдО для развернутой во времени замкнутои конвейерной матрицы

1714592

50 (число столбцов р равно 2), которая для удобства восприятия представлена в ортогональном виде.

Каждому числу в формате (abed > (фиг. 6) соответствует десятичное число Х(7) (фиг. 5). Для удобства анализа распределения входных тестовых наборов в двух столбцах (Фиг.6) приведено также десятичное выражение Х"У 10 тестовых входных наборов, соответствующих двум соседним столбцам. Тест

;т включает восемь входных тестовых наборов (Т фиг.5), для подачи которых необходимо (для рассматриваемого примера) 14 тактов работы матрицы умножения, образующих условно цикл.

Тест ., обеспечивая за ш циклов приложение каждого из восьми входных тестовых наборов к каждой вычислитель-Z0 ной ячейке, обеспечивает исчерпывающее тестирование всех вычислительных ячеек матрицы умножения за m. 14 тактов работы матрицы умножения.

Для завершения тестирования двух входового элемента И вычислительной ячейки необходимо подать еще два входных тестовых набора (ТИ, Фиг.5).

Для этого разряды множимого Аг устанавливаются в ноль, не прерывая 30 работы матрицы, так как на (щ.14-1)-м и (m.14-2)-м тактах работы матрицы разряды множителя В равны нулю, и элементы соответствующих рядов матрицы заблокированы, что позволяет либо осуществить установку А в ноль за г эти два такта, либо при необходимости использовать дополнительно еще f тактов, что определяется временем сброса соответствующего регистра, 40 хранящего разряды А . Затем, осуществляется еще 2m тактов работы матрицы (тест ИИ), в которых на входы элементов И всех вычислительных ячеек матрицы подаются два входных тестовых 5 набора (в Формате (abed> ) 01 -- и

00 --, которым фактически соответст,вует 0100, 0110 и 0010, 0000 (фиг.5 и 6).

Значения установочных тестовых операндов (фиг. 6) разрядности N устанавливаются .за счет подачи на входы 2. 1"2Ъ устройства сигналов

"0", на входы 3.1;3.3;3.5,... сигналов н1", на входы 3.2;3.4;3.6,... сигналов "0" (реализация установки описана, фиг. 4).

Значения всех N разрядов входного тестового операнда А на 1 - m. 14 т тактах работы равны "1", на остальных "0". Значение входного тестового операнда В (младшие разряды слева) т представляет собой конкатенацию К, Кти вт тт rrr

В = К К В в воооов у

Я. где в = 0011101110000

К = 000...00 ; К = 111...11

Г 2

f+m m

Т

Разрядность операнда В равна R, где R = m 16 + f, где f — дополнительное число тактов, достаточное для сброса Ат в ноль (на практике f =

= 0-2).

Если предположить, что m = --3 (фиг. 1), то после первых трех тактов работы (первый цикл) матрицы 1 с вы- хода вычислительных ячеек последнего ряда матрицы 1 снимаются разряды (в двухрядном коде) старшей части час( тичного произведения С,„ -С, + (Фиг.4), анализируются на идентичность внутри соответствующих групп и, если обнаружена ошибка - неверный тестовый отклик (или отклики), то тестирование прерывается, неисправный функциональный модуль локализуется, соответст вующие ячейки матрицы блокируются, причем блокируемый столбец организован по следующему правилу: произвольная ячейка i,j (где i - номер ряда, 1 - порядковый номер ячейки внутри ряда) соединена в столбце с ячейками (i-1, j+1) и (i+1, j-1), т.е. порядковый номер ячейки внутри соседнего вышерасположенного ряда на единицу больше, а порядковый номер ячейки внутри соседнего нижерасположенного ряда на единицу меньше. Таким образом, осуществляется условно называемая вертикальная блокировка неисправных ячеек.

Рассмотрим пример, N -= -10, m - =3 (фиг. 7), квадраты соответствуют ячейкам . матрицы, неисправен функциональный модуль в ячейке первого ряда матрицы (обозначение Ы ). В результате неисправности возникает область Е возможного распространения ошибки, которая определяет возможную группо" вую ошибку по входам суммы-переноса трех (m = 3) ячеек последнего ряда матрицы.

Неисправность функционального мо- . дуля ячейки умножения может вызвать

1714592

12 ошибку либо на выходе суммы, либо на выходе переноса, либо на обоих одновременно. Если ошибка проявилась по выходу суммы и (Фиг. 8) она опреде- ляет область распространения ошибки

Е>, если по переносу fр {фиг. 9), то область Е . Действие неисправности всегда распространяется по цепям суммы (показано сплошной линией) либо

is этой же позиции при Е, либо при Е, либо в следующей при Е, обеспечивая наблюдаемость на выходах вычислительных ячеек последнего ряда матрицы. 15

Тестовые отклики ячеек на четных

1 и нечетных 1 позициях ячеек последнего ряда матриць< 1 идентичны (фиг. 6) . Тогда, сравнивая 1 5-1

Зе между собой определяют, что 1 - 0 ошибочен (в общем случае). Таким образом, определяются ошибочные отклики, Рассмотрим пример, предположив, что на одном из циклов тестирования обнаружилось три (Фиг.10), два 25 (Фиг.1 „ 8 один (фиг. 12) ошибочных откликои, что включает а себя все возможные случаи. При ошибочных откликах i„,, 1, положение неис- Е 1< е правной ячейкй определяется однознач- g0 но (Ц, фиг.10). Возможны три вероятных положения неисправной вычис= . лительной ячейки { Д, Фиг.11), а пять возможных положений неисправной ячейки соответствуют худшему случаю (Фиг.12). Иэ фиг.12 видно, что поло35 жение неисправной вычислительной

1 ячейки можно локализовать в худшем случае до т = 3 позиций (позиция соответствует столбцу или одной линии шины блокировки Й, Фиг. 1). На Фиг.13 показано, что для осуществления надежной блокировки всех предполагаемых неисправных вычислительных ячеек необходимо блокировать два столбца (Фиг. 13, Ц ), вероятность неисправности которых (Фиг.12) наиболее высока, кроме того, необходимо заблокировать два столбца, соседних с неисправными (фиг.13, Ц ). Дублирование при блокировке двух столбцов {Фиг.13

Ц ) позволяет не проводить специальное тестирование входов блокировки.

Таким образом, полностью необходимо блокировать четыре столбца матрицы умножения.

При замыкании матрицы умножения имеется возможность не снижать точность вычислений, т.е. получать и младшие и старшие разряды произведения. С этой целью в состав матрицы умножения дополнительно введены m-1 столбцов. Следовательно, суммарное число столбцов, которые необходимо дополнительно ввести в структуру матрицы умножения с целью повышения отказоустойчивости, равно сумме 44ш-1=

=в+3, так как в общем случае введены будут m+K столбцов, то К = 3.

При такой избыточности не снижается точность вычислений, Таким образом, если неисправная вычислительная ячейка матрицы 1 лока» лизована и позиция тестового отклика наблюдаемого последнего ряда (с учетом циклической структуры матрицы)

1 (1 = 1, N), то блокируется четыре позиции от (1 + m + 1) до (1 + m - 2) первого ряда матрицы, причем вход блокировки (1 )-й вычислительной ячейки первого ряда соединен с вхо" дом блокировки (1 + m †. 1)-й вычислительной ячейки второго ряда, .с входом блокировки (1+m-2)-й вычислительной ячейки третьего ряда и т.д. На входы блокировки указанных четырех столбцов подаются логические "0", на всех остальных входах блокировки присутствуют логические "1". Четыре блокированных столбца совместно с вычислительными ячейками m-1 дополнительных столбцов составляют нерабочую зону матрицы умножения. Рабочая зона (младший разряд) начинается с вычис-: лительной ячейки (1+та+2) первого ряда матрицы. Для возможности получения младших разрядов произведения необ" ходимо на все информационные входы (кроме входа операнда множителя В) вычислительных ячеек нерабочей зоны подавать в подрежиме вычислений сиг-. налы логического "0", что реализуется через соответствующие входы установ" " ки. В дальнейшем все вычисления проводятся при данном положении рабочей . эоны. Если в первом цикле тестирова-: ния ошибка не обнаружена, то тестовое вычисление продолжается до тех пор, пока не обнаружится ошибка или пока не приложены все входные тестовые наборы, осуществляющие исчерпывающее тестирование каждой вычислительной ячейки. Если при тестировании ошибка не обнаружена, то полагают, что матрица умножения исправна относительно принятой модели неисправкости одной вычислительной ячейки, 1714592 которая заключается в произвольном изменении соответствующей ей таблицы истинности (см. таблицу), при которой она остается комбинационной схе5 мой.

Работа матрицы в подрежиме вычис" лений при наличии неисправной вычислительной ячейки (локализованной в подготовительном режиме) аналогична работе в подрежиме вычислений без неисправной ячейки, за исключением того, что в исходном состоянии на входы

4.1+m+1. — 4.1 + m-2 подаются сигналы логического "0", а также на инфор- 15 мационные входы вычислительных ячеек первого ряда нерабочей зоны матрицы умножения (кроме входов операнда множителя В) подаются логические сигналы "0" (в рассматриваемом приме" 2п ре - это входы операнда 5.1 + m+1

5.1 + m-4, при m = 3)

Таким образом, за счет периодичес кого тестирования, локализации по рассмотренному на примере алгоритму, 25 .реализуемому любым доступным программным или аппаратным способом, и последующей реконфигурацией обес- печивается отказоустойчивость устройства к неисправности одной вычислительной ячейки матрицы 1 без снижения точности результата вычисления.

Предлагаемый подход к локализации неисправных ячеек предполагает, что информационные шины матрицы 1 исправны. формула изобретения

Устройство для умножения, содержац ее матрицу из ш х N вычислительных ячеек (N = m+n+P), где и - разрядность множимого, P и ш - произвольные числа), причем первый информационмый вход каждой из вычислительных ячеек

i-ro столбца матрицы подключен к

i"ìó разряду входа множимого устройства (1< i N), входы блокировки первого слагаемого всех вычислительных

1 ячеек j-й строки матрицы подключе" ны к j"ìó разряду входа множителя устройства, выход переноса каждой вычислительной ячейки К-й строки

i-ro столбца матрицы соединен с вторым информационным входом вычислительной ячейки (К+1)-" строки i-ro столбца матрицы (1 K m-1), выход переноса вычислительйой ячейки m-й строки i-ro столбца матрицы соединен, с вторым информационным входом вычислительной ячейки первой строки i-ro столбца матрицы, выход суммы каждой вычислительной ячейки К-й

:.строки 1-го столбца матрицы соединен с третьим информационным входом вычислительной ячейки (К+1)-й строки (1-1)-го столбца матрицы, выход суммы каждой вычислительной ячейки ш-й строки 1-ro столбца матрицы соединен с третьим информационным входом вычислительной ячейки первой строки (1-1)-го столбца матрицы (2 & 1 — N), выход суммы каждой вычислительной ячейки

К-й строки первого столбца матрицы соединен с третьим информационным входом вычислительной ячейки (К+1)-й строки N-го столбца матрицы, выход суммы вычислительной ячейки m-й строки первого столбца матрицы соеди-нен с третьим информационным входом вычислительной ячейки первой строки

N-ro столбца матрицы, тактовые входы вычислительных ячеек j-й строки матрицы подключены к j-му разряду тактового входа устройства, установочные входы вычислительных ячеек

m-й строки матрицы подключены к установочному входу устройства, выходы суммы и переноса вычислительных ячеек

m-й строки матрицы подключены к соответствующим разрядам выходов результата и переноса устройства, соответственно, входы установки переноса и суммы вычислительных ячеек ш-й строки матрицы подключены к .соответствующим разрядам входов установки переноса и суммы устройства соответственно, входы блокировки прохождения сигнала переноса вычислительных ячеек первой строки матрицы подключены к соответствующим разрядам входа блокировки устройства, каждая вычислительная ячейка матрицы содержит одноразрядный сумматор и первый элемент И, причем первый и второй входы первого элемента И являются соответственно первым информационным входом и входом блокировки первого операнда вычислительной ячейки, выход первого элемента И соединен с входом первого операнда одноразрядного сумматора, вход второго операнда которого подключен к третьему информационному входу вычислительной ячейки, о т л ич а ю ц е е с я тем, что, с целью повышения отказоустойчивости устройства, в каждую вычислительную ячейку

1714592

abed

abed

abed

1000

1ООО

1010

1000

1000

1000

1010

l й

1110

1000

1101

1100

110I

1100

1110

1001

1100

1110

1101

1001

1011

1001

1000

1011

1000

1001

ll 000

1000

1010

IOOO

1010

1000

1011

1000 матрицы введены второй элемент И, два триггера, причем вход блокировки прохождения сигнала переноса каждой вычислительной ячейки К-й строки 1-ro

5 столбца матрицы подключен к входу блокировки прохождения сигнала переноса вычислительной ячейки (К- 1)-й строки (1-1)-ro столбца матрицы, вход блокировки прохождения сигнала 10 переноса вычислительной ячейки К-й строки первого столбца матрицы под" ключен к входу блокировки прохождения сигнала переноса вычислительной ячей" ки (К+1) -й строки N-го столбца матри- 15 цы, в каждой вычислительной ячейке матрицы первый и второй входы второго элемента И являются соответственно вторым информационным входом и входом блокировки прохождения сигнала перено-20 са вычислительной ячейки, выход второго элемента И соединен с входом переноса одноразрядного сумматора, выходы переноса и суммы одноразрядного сумматора соединены соответственно с информационными входами первого и второго триггеров, прямые выходы которых являются соответственно выходами переноса и суммы вычислительной ячейки, тактовые входы первого и второго триггеров подключены к тактовому входу вычислительной ячейки, первые установочные входы первого и второго триггеров подключены к установочному входу вычислительной ячейки, вторые установочные входы первого и второго триггеров подключены соответственно к входам установки переноса и сумйы вычислительной ячейки.

1714592

7 (m-1)1 4+1 1 000 (m-1) 14+? 1010

1000

1001

1001

1001

1000

1010

1000

1000

1011

1000

1011

1000

1011

m -14

-001

"001

-000

- 001

-ООО

m ° 14+1

-010

-010 ш 14+1 е М

m,14+f+1 0О10

0000 оооо

0010

0009

0010

0010

0000

0010

m 14+f+2 0000 ш 14+Я+3 0010

0000

0000

0010

0000

0000

0000 о

0010

0010

2-0

ОООО

m 15+1

° . ° 4-6 ...

0100

0100

01.1 0

0110

0110

0100

0100

6=4

0110

0100

0110

0110... 4-6 ...

0119

0110

0100

m 15+f+3 0100

0100... 6-4

0.1 00

m 16+f

0110

0100

0110

Ю М

Ю Ю о ш15+f+1

Э

Iш 15+1+2

- l

Продолжение таблицы

1. ) (.... е-g ... ...10-8

% —

А — 0

2-0

0-2

2-0

1?14592

ИИ34 703 Л23

Ф1Я 1

1714592 щр e» w CV CV С Ъ Й ?

Co c»" М5 С» с2

1714592

1714592 а о с б x(Y) 6

02

О П П 5I C3 Q O C3 Q E3 ооп@ рппспо ппФфрпапп

ХЯ ив. уж у8 yt $ у4 уз@ у2 у

Фиг 6

9 Я

ПФ

fg

1 S

/ (JB$O.3

Фиг-8 ю-Р

ББн ф@иУрфап пнв ay@kp afaa пп oopgflpoo е е

4uaV <Ь г р е 1е

З 1,4иа 9,е

4ие 70

1714592

Фиг.13

Az5

Составитель В. Гречнев

Техред Л,Олийнык Корректор Л.Патай

Редактор М.Бланар.

Заказ 693 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г,ужгород, ул.Гагарина, 101

Ьа лиг РЖ

00393дф аадщуы леаимебежя

Фиав ааль ма@ раей

Уца 5