Устройство для деления чисел на константу 2 @ - 1

Устройство для деления чисел на константу 2 @ - 1

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и позволяет вычислять частное от деления на константу 2 -1 на комбинационной схеме, т.е. за один та.кт. Устройствр содержит сумматор 1.1. выполняющий домножение операнда на 2'+1, последующие сумматоры, всего их г, причем 1-й сумматор выполняет домножение предыдущего результата на величину 2^"+1. что обеспечивает на выходе последнего сумматора 1.г получение частного с необходимой точностью. Точность определяется количеством сумматоров г. 1 ил. 1 табл.

союз сОВетских

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (s>)s G 06 F 7/52

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

1 (21) 4815952/24 (22) 17.04.90 (46) 23.02.92. Бюл, N 7 (71) Одесский политехнический институт (72) А.В.Дрозд, Е.Л.Полин, Е.В,Беликова и

Ю.В.Дрозд (53) 681.325(088.8) (56) Авторское свидетельство СССР

¹ 771100004400, кл. 6 06 F7/52,,1975..

Авторское свидетельство СССР

N 1490675, кл, 6 06 F 7/52, 1987. (54) УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ ЧИСЕЛ

НА КОНСТАНТУ 2 -1,, Ж,, 1714594 А1 (57) Изобретение относится к вычислительной технике и позволяет вычислять частное от деления на константу 2-1 на комбинаци1 онной схеме, т.е. за один такт. Устройство содержит сумматор 1.1, выполняющий домножение операнда на 2+1, последующие сумматоры, всего их r, причем I-й сумматор выполняет домножение предыдущего результата на величину 2 +1, что обеспечива2И ет на выходе последнего сумматора 1.r получение частного с необходимой точностью. Точность определяется количеством сумматоров r. 1 ил. 1 табл.

1714594

Изобретение относится к вычислительной технике и может быть использовано в арифметических блоках ЭВМ.

Известно устройство для деления, содержащее сумматор, регистр делимого, регистр делителя и матрицу умно>кения.

Недостатком устройства является его сложность.

Известно также устройство для деления на константу 2-1, содержащее первый сум-! матор, регистр делимого, элемент НЕ, группу элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, две группы элементов И, промежуточный регистр и элемент И, причем входы разрядов делимого устройства соединены с информационными входами соответствующих разрядов регистра делимого. выходы старших разрядов сумматора с (! 1)-ro по и-й (где ив разрядность делимого) соединены с первыми входами элементов И первой группы соответственно с первого по (и-!)-й, а выходы разрядов первого сумматора с (I+1)-ro no (n+1)-й соединены с первыми входами элементов ИСКЛЮЧАЮЩЕЕ ИЛИ группы соответственно с первого по (и-1+1)-й и с информационными входами разрядов соответственно с первого по (n-1+1)-й промежуточного регистра, синхровход которого соединен с тактовым входом устройства, а вход сброса — с синхровходом регистра делимого и входом запуска устройства, выходы разрядов регистра делимога и промежуточного регистра соединены со входами соответствующих разрядов первого сумматора, выходы разрядов которого с первого по i-й соединены с первыми г.ходами соответствующих элементов И второй группы и входами элемента И, выход которого подключен к вторым входам первого элемента И первой группы и первого элемента ИСКЛIОЧАЮЩЕЕ ИЛИ группы, а гакже к входу элемента НЕ, выход которого соединен с вторыми входами элементов И второй группы, выходы которых являются выходами дробной части результата устройства, выход каждого элемента Vl первой группы соединен с вторым входом последующего элемента И первой группы и с вторым входом последующего элемента

ИСКЛЮЧАЮЩЕЕ ИЛИ группы, выходы элементов ИСКг1ЮЧАЮЩЕЕ ИЛИ являются выходами целой часть результата устройства, Недостатком этога устройствэ является низкое быстродействие.

Целью изобретения является повышение быстродействия.

Указанная цель достигается тем, что в устройство, содер>кащее первый сумма, ор, входы первого слагаемого которого с (и+1)га па (и+!)-1 подключены к нулевой шине, где

n — разрядность числа, введены сумматоры со второго по r-й, где r определяет погрешность вычислений, причем и младших входов первого слагаемого первого сумматор и входы второго слагаемого с (I+1)-ro по (и+!}-й первого сумматора являются входами устройства I младших входов второго слагаемого первого сумматора подключены к нулевой шине, выходы i-ro сумматора 1 1 r, соединены с соответствующими входами первого слагаемого (1+1}-го сумматора, выход переноса i-ro сумматора соединен с (n+(2 -1)i+I)-M входом первого слагаемого (i+1)-го суммато15 ра, выходы с первого по (n+(2-1)l+i-1)-й и выход переноса I-го сумматора соединены соответственно с входами второго слагаемого с (2 1+1)-ro по (n+(2 -1)i+I)-й (i+1)-го сумматора, входы первого слагаемого (I+1(20 ro сумматора с (n+(2 -1)1+1+1)-ro по (n+(2

-1)1+i)-й и входы второго слагаемого (i+1)-ro сумматора с первого по (2 I)-й подключены к

l нулевой шине, выходы r-ro и его выход переноса являются выходами устройства.

25 На чертеже изображена структурная схема устройства.

Устройство содержит сумматоры

1.1„,,1.r, входы 2 делимого устройства, выходы 3 частного устройства, причем и млад30 ших входов первого слагаемого и входы второго слагаемого с (l+1j-го по (n+I)-й сумматора 1.1 являются входами 2 делимого устройства, входы первого слагаемого с (l1+ 1j-го по (n+1)-1 и I младших входов второго

35 слагаемого сумматора 1.1 подключены к нулевой шине, выходы сумматора 1.1.1 < i < r соединены с соответствующими входами первого слагаемого сумматора 1 i+1, выход переноса сумматора 1.1соединен с (n+(2

40 -1)1+1)-м входом первого слагаемого сумматора 1.!+1, выходы с первого по . (и+(2 -1)!+1-1)-1 и выход переноса сумматора

1 соединены соответственно с входами второго слагаемого с (2 1+1)-го по (n+(2

1 и-1

45 -1)i+I)-A сумматора 1.1+1, входы первого слагаемого с (и+(2 -1)1+1+1)-ro по (n+2(2 -1)i+I)-й и входы второго слагаемого с первого по (2 I)-й сумматора 1.i+1 подключены к нулевой шине, выходы сумматора 1.r и его выход

50 переноса являются выходами 3 частного устройства.

На входы 2 поступает делимое — n-разрядное двоичное число A.

Получение искомого частного X можно

55 опи",àòü уравнениеч, А/(2 -1) — — Х (1) или

А=2 Х-Х (2)

Частное X совпадает с делимым, сдвинутым на I двоичных разрядов в сторону

1714594 младших разрядов, и и ри этом имеет место погрешность, которая определяется значением X. Эта погрешность тем меньше, чем больше величина сдвига, т.е. коэффициент при Х в формуле (2). Эту величину сдвига можно увеличить умножая правую и левую части равенства на величину 2+1. Тогда в ! правой части имеет место выражение 2 -1.

Дальнейшее увеличение коэффициента достигается умножением правой и левой части на величину 22 +1, далее нэ величину 2 +1, 4!

A-l вплоть до умножения на величину 2 +1:

А(2+1)(2 +1)...(2 +1) - (2 - 1)Х, (3) где г — количество описанных домножений„ дающих в правой части выражения величину (2 -1)X, что определяет (2 I-п-1) точных разрядов результата.

Устройство вычисляет частное от деления величины А нэ 2-1 путем определения

I выражения, стоящего в правой части формулы (3).

На и младших входов первого слагаемо-. го сумматора 1 1 поступает делимое А. Это делимое поступает на входы второго слагаемого сумматора 1.1 с (!+1)-ro по (n+I)-й, т.е. сдвинутым монтажно на разрядов, что соответствует величине 2 А. При этом с выхоl дов сумматора снимается величина А(2+1), 1

Она поступает на последующий сумматор, который аналогично выполняет домножение величины А(2+1) на коэффициент(2 +1).

Для I-ro сумматора на входы первого слагаемого с первого по (n+(2 -1)l>I;2fй поступает величина A(2+1)(2 +1)...(2 +1), полученная на выходах (И)-го сумматора. И эта величина поступает на входы второго слагаемого !-го сумматора с (2 !+1)-ro no

fn+(2 -1)I+i-21-й, т.е, монтажно сдвинутой: на

2 I разрядов. При этом с выхорув сумматора снимается величина A(2+1)(2 +1)...(2 +

+1). Единица с выхода переноса (l-1)-.го сум" матора поступает на вход tn+(2 -1)!+!-1) i-го сумматора. С выходов сумматора 1.r снимается величина А(2 +ф2 +1)...(22 3 1)

По сравнению с известным предлагаемое устройство имеет большее быстродействие. Для известного устройства общую задержку, вносимую устройством, можно оценить через задержку одноразрядного сумматора кэк и К где k — количества тактов п — 1г работы устройства, k = !. При этом !

10 обеспечивается вычисление и-! разрядов частного. В предлагаемом устройстве общую задержку можно определить через величину задержки в последнем сумматоре (n+2 I+r-1) и единичных задержек (г-1) предыдущих сумматоров, т.е. величиной n+2 I+2(r-1).

При этом вычисляется 2"I-п точных разрядов.

В таблице приведены значения указанн ых величин включая общую. задержку, и ричем для предлагаемого устройства количество сумматоров.г выбиралось таким образом, чтобы получать не меньшее количество точных разрядов результата чем для прототипа. По результатам построен график.

Сумматоры реализованы на микросхеме КТ55ИМЗ.

Формула изобретения

20 Устройство для деления чисел на константу 2-1, содержащее первый сумматор, входы разрядов с (n+1)-ro по (n+I)-й (где n— разрядность числа) первого слагаемого которого соединены с нулевой шиной, о т л и25 ч а ю щ е е с я тем, что, с целью повышения быстродействия устройства, в него введены сумматоры с второго по r-й, где r определяет погрешность вычисления, причем вход и младших разрядов первого слагаемого пер30 вого сумматора соединен с входами разрядов с (I+1)-ro по (n+1)-й второго слагаемого первого сумматора и входом делимого устройства, вход младших разрядов второго слагаемого первого сумматора соединен с

35 нулевой шиной, выходы i-го сумматора, где

° 1 < i < r., соединены с входами соответствующих разрядов первого слагаемого (!+1)-го сумматора, выход переноса !-ro сумматора соединен с входом (п+2-1)l+!) разряда nepi

40 вого слагаемого (i+1)-го сумматора, выходы разрядов суммы с первого по (n+2-1)i+I-1)-й

i и переноса i-го сумматора соединены соответственно с входами разрядов с (2 !+1)-го i по (n+(2 1-1)!+!)-й (i+1)-го сумматора входы

45 разрядов с (и+(2 -1)!+!+1)-го по (и+(2+ -1)I+i) первого слагаемого (i+1)-го сумматора соединены с входами разрядов с первого по (2 !)-й второго слагаемого (i+1)-го сумматора и соединены С нулевой шиной, выходы сум50 мы и переноса r-го сумматора соединены с выходом результата устройства.

1714594

1 I

1 1

I 1

1 I

1 I

1 I

1 1

1 - 1

1 1

I 3. 1

I I

1 e4 I

1 + I

I т-3

1 I

1 ф 3

1 <33 I

I +

1 Ш 1

I . 1 ! 1

I I

l а 1

I l

1 l

1 W I

1 О> I

1 с!! !

I

1

I

I !О Э

1 Ш

l m 3U

>z а о

Ф а

I !"

)О V

1 СО»

I о х

Ш

m o

u ot

Э);с=О

У Х К Х

smа3tt! mu

Q .а ш ш а т

1 1

I . 1

1 1

1 1

t 1 ! 1

I

I

1 l

1 I

1,М I

I )О 1

I 1

l Iv

I Ф

3 7

I Х Х

3 ос» ш о

3Е а

Э с1

m и

1

1 О:

1 Ш

1 LO о х

I % а

1 Э

1 Cf ! Ш

1 3)Э

Э

1Y

Ш о

У

11 l

1 1

1 1

1 1

l 1 л о

L о л

I- tu о

1

1

1

I

1

1

I

I

I ! о

I Ш

I 11 U

>г о

1 C.

1 Iо

1»

1 Ф с

3 X

I Э

1 m

l l ! CQ ! 3

1 t

1 6) а

1

I

I

t.

1

t !

О

I Ш ! 1о

I >P о а

1 1о

I »

1 Ф

1 О

1 Х

1 3о

1 (D

1 Ш

1 Ш

1 Л

1 !

1

1 !

l

I

I

1

I I

3 I

I 1 ! I

I 1

1 I

I )О I

1 I —

1 1

I 1

1 1

I 1

I Я 1

I О 1

I l

1 Iо

1 Э

1 S

1 о С

1 I

1 t):

I а

6) )Ч ОСО .0

СО 0 СЧ Cl - (Ч СЧ М рю Я) 3 — — е» с—

ЧО О CV СО О СЧ О

СС - W М CC СО 1- ЧО

)Ч m-О. = а а а а

О-О- ОСОСО С»

СО СЧ N М:> СЧ. 3Ч 0

OO - 3 ° (М м 3)> 01 сЮ -Ф" (Ч О СО 0 -Ф

СО 1- 3Ч м -О - О LA 0 (Ч О СО ъ.о --О сЧ О

- (Ч М.-) h Ч:>

% --О )Ч О СО 0 -О

СΠ— СЧ М -4 3 LA Ч.>

3

t

I

1

1

I

I

1

1

1

I !

I

t

1

1

I

l

)

I 3

1 II

1

I Э

1 Х

I Х

I Щ

1

1 Э

1

I X а ! ! С: