Устройство для выполнения векторно-скалярных операций над действительными числами

Устройство для выполнения векторно-скалярных операций над действительными числами

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и может быть использовано в универсальных и специализированных вычислительных системах для аппаратной реализации параллельного деления или умножения чисел, представленных в прямом коде в форме с фиксированной запятой. Цель изобретения - расширение функциональных возможностей устройства за счет выполнения операции умножения, Цель достигается тем, что в устройство, содержащее L+1 операционных блоков (L - количество элементов векторного операнда ) и блок управления, введен вспомогательный операционный блок. 2 з. п. ф-лы, 4 ил,

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

1718215 A1

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4820275/24 (22) 26.04.90 (46) 07.03.92. Бюл. М 9 (71) Московский лесотехнический институт (72) А. Д. Марковский, Г. Г, Меликов, Е. С.

Лункин, В. В, Полянский, П, Г. Сатьянов и

А. Н. Кошарновский

{53) 681.32$(088,8) (56) 1. Авторское свидетельство СССР

N. 1403061, кл. 6 06 F 7/52, 1988.

2. Авторское свидетельство СССР гв 1618165, кл. G 06 F 7/52, 1989, (54) УСТРОЙСТВО ДЛЯ ВЫПОЛНЕНИЯ

ВЕКТОРНО-СКАЛЯРНЫХ ОПЕРАЦИЙ НАД

ДЕЙСТВИТЕЛЬНЫМИ ЧИСЛАМИ

Изобретение относится к вычислительной технике и может быть использовано в универсальных и специализированных вычислительных системах для аппаратной реализации векторно-скалярных операций умножения и деления чисел, представленных в прямом коде в форме с фиксированной запятой. Компоненты Х вектора Х (Ы(1, 2, „., 1 )) и скаляр Y являются (и+1)-разрядными двоичными числами, представленными в прямом коде. В старшем (нулевом) разряде фиксируется знак числа, в разрядах с первого по и-й — модуль числа.

Х Ф (0,1 В(1,2Д... { }: !УМ.(1/2,1(Известно устройство для выполнения. операций умножения и деления, содержащее блок приема и выдачи, регистр, блок суммирования, мультиплексор, блок управления, блок формирования признака активности, счетчик циклов, дешифратор, коммутатор, элементы 2И-ИЛИ, И, ИЛИ, (57) Изобретение относится к вычислительной технике и может быть использовано в универсальных и специализированных вычислительных системах для аппаратной реализации параллельного деления или умножения чисел, представленных в прямом коде в форме с фиксированной запятой.

Цель изобретения — расширение функциональных возможностей устройства за счет выг олнения операции умножения, Цель достигается тем„что в устройство, содержащее L+1 операционных блоков (L— количество элементов векторного операнда) и блок управления, введен вспомогательный операционный блок. 2 з. tl. ф-лы, 4 ил, НЕ, ИСКЛЮЧАЮЩЕЕ ИЛИ и триггер с соответствующими связями (1).

Недостатками известного устройства являются низкое быстродействие и ограниченные функциональные возможности, обеспечивающие одновременную обработку только двух операндов.

Наиболее близким по технической сущности к предлагаемому является устройство для параллельного деления чисел, содержащее L+1 операционных блоков (L — количество компонентов векторного операнда), триггер знака, блок управления (2), Недостатками данного устройства ЯВЛЯются ограниченные функциональные возможности, обеспечивающие выполнение только векторно-скалярной операции деления, Цель изобретения — расширение функциональных возможностей за счет выполне1718215 ния операции векторно-скалярного умножения L множимых на один множитель, Цель достигается тем, что в устройство для выполнения векторно-скалярных операций над действительными числами, содержащее L+1 операционных блоков (L— количество компонентов векторного операнда) и блок управления, причем вход 1-ro компонента векторного операнда (k(1, 2, ..., L j ) соединен с первым информационным входом I-го операционного блока, первый и второй выходы которого соединены соответственно с выходами 1-го компонента вектора результата и I-го признака переполнения устройства, вход запуска и тактовый вход которого соединены соответственно с входом запуска и тактовым входом блока управления, первый выход которого соединен с выходом признака конца операции устройства и входом разрешения счета каждого операционного блока, вход разрешения записи каждого операционного блока соединен с вторым выходом блока управления, третий выход которого соединен с выходом признака деления на нуль устройства, второй информационный вход каждого операционного блока соединен с четвертым выходом блока управления, введен вспомогательный операционный блок, вход разрешения счета которого соединен с первым выходом блока управления, вход промежуточного кода которого соединен с выходом вспомогательного операционного блока, первый информационный вход которого соединен с пятым выходом блока управления, второй выход которого соединен с входом разрешения записи вспомогательного операционного блока, второй информационный вход которого соединен с четвертым выходом (I +1)-го операционного блока. входы множителя-делителя и кода операции устройства соединены соответственно с входами множителя-делителя и кода операции блока управления, шестой выход которого соединен с входом формирования знака I-го операционного блока, вход признака умножения на ноль которого соединен с седьмым выходом блока управления, восьмой выход которого соединен с первым информационным входом (L+1)-ro операционного блока, входы признака умножения на ноль, формирования знака и тактовый вход которого соединены с входом логического "0" устройства, вход запуска которого соединен с тактовым входом I го операционного блока, третий выход которого соединен с выходом знака I-го компонента вектора результата устройства.

Цель достигается также тем, что операционный блок содержит элемент НЕРАВ5

НОЗНАЧНОСТЬ, мультиплексор, триггер знака, регистр, элемент И, сдвигатель и суиматор, выход которого соединен с первым информационным входом мультиплексора, второй йиформационный вход которого соединен с первым информационным входом блока, вход признака умножения на ноль которого соединен с первым входом элемента И, второй вход которого соединен с выходом регистра, входом первого слагаемого сумматора, информационным входом сдвигателя и вторым выходом блока, вход формирования знака которого соединен с первым входом элемента НЕРАВНОЗНАЧНОСТЬ, второй вход которого соединен с входом знакового разряда первого информационного входа блока, вход разрешения

Счета которого соединен с управляющим входом мультиплексора, выход которого соединен с информационным входом регистра, вход записи которого соединен с входом разрешения записи блока, тактовый вход которого соединен с тактовым входом триггера знака, информационный вход которого соединен с выходом элемента НЕРАВНОЗНАЧНОСТЬ, а выход - с третьим выходом блока, первый выход которого соединен с выходом элемента И, а четвертый выход — с входом второго слагаемого сумматора и выходом сдвигателя, вход управления сдвигом которого соединен с вторым информационным входом блока, Цель достигается также тем, что вспомогательный операционный блок содержит мультиплексор, регистр и сумматор, выход которого соединен с первым информационным входом мультиплексора, второй информационный вход которого соединен с первым информационным входом блока, вход разрешения счета которого соединен с управляющим входом мультиплексора, выход которого соединен с информационным входом регистра, выход которого соединен с выходом блока и входом первого слагаемого сумматора, вход второго слагаемого которого соединен с вторым информационным входом блока, вход разрешения записи которого соединен с входом записи регистра.

Сопоставимый анализ заявляемого решения с прототипом показывает, что заявляемое устройство отличается от известного набором блоков и связями между ними, приводящими к получению положительного эффекта, в силу чего предложенное техническое решение соответствует критерию изобретения "новизна".

Неизвестно использование укаэанной выше совокупности отличительных признаков в других объектах аналогичного назна1718215

40 вакф,2,„., ) -) к, д<.к o<.k < 0<.к < 2 Р

««=<«-<<Ьк-< 2 < ск= с«-< ь«-< 2 "

Ф где k — номер выполняемой итерации, tc {1,2,..., m) — количество итераций, необходимое для получения результатов операции.

Значение ) при выполнении k-й итера45 ции выбирается равным номеру старшего нулевого разряда кода С -1.

В случае выполнения операции умножения начальные значения переменных опре- 50 деляются соотношениями

Vk { 1,2,. „Л ) а о = X I; b о= 1/2; Со = 1/2+

+ (1- IY I). (2) в случае операции деления — соотношениями

ЧЫ(1,2,...,Ц а (о = Х I; b о = Y; Со = Ч (3) 55

Вычисления продолжаются до тех пор, пока в результате реализации очередной t-й итерации не будет выполнено условие

1 — С(<2; 1 — С1 — 1>2 (4)

> чения, которая в сочетании с совокупностью известных признаков обеспечивает возможность получения положительного эффекта, в силу чего предложенное 5 техническое решение соответствует критерию изобретения "существенные отличия", Все элементы заявляемого устройства могут быть выполнены на серийно выпуска- 10 емых микросхемах, в силу чего предложенное решение соответствует критерию изобретения "техническое решение задачи".

Работа устройства основана на использовании итерационных алгоритмов умножения и 15 деления, реализующих мультипликативный метод вычислений.

Устройство реализует векторно-скалярные операции умножения и деления чисел, представленных в прямом коде и форме с 20 фиксированной запятой. Компоненты Xl векторного операнда Х (k{1,2,...,I ) ), скалярного операнда Y и компоненты Zl векторного результата 2 являются (п+1)-разрядными двоичными числами, представленными в 25 прямом коде. В старшем (нулевом) разряде фиксируется знак числа, в разрядах с первого по и-й — модуль числа, МСЯС; .;.г.о "С / " — L4 и " " "С 30

Тип выполняемой операции определяется кодом операции оя(0,1), При g=0 устройство производит вычисления Zl =—

Х

Ч при g=1 — вычисления Zl=XI УЩ1,2„„,L). 35

Обе операции выполняются с использованием рекуррентных соотношений где m — мультипликативная разрядность вычислений, обеспечивающая получение результата с заданной точностью (m >п), Полученные в результате вычислений значения Bltявляются в зависимости от вида выполняемой операции либо произведением 2 =ХгЧ, либо частным ZI=XI/Y.

Окончательный результат вычислений для каждого операнда выдается в виде (и+1)разрядного кода, в котором старший (нулевой) разряд является знаковым, а разряды с первого по и-й — числовыми разрядами результата.

На фиг. 1 представлена структурная схема устройства; на фиг, 2 — структурная схема основного операционного блока; на фиг, 3— структурная схема вспомогательного операционного блока; на фиг. 4 — функциональная схема блока управления.

Устройство содержит L+1 основных операционных блоков 1, вспомогательный операционный блок 2, блок 3 управления, имеет вход 4 для занесения множителя или делителя, вход 5 кода операции, вход 6 запуска, тактовый вход 7, вход 8 логического

"0", Lинформационных входов 9,,выход 10 признака конца операции, выход 11 признака деления на ноль, L выходов 12 разряда переполнения результата, L выходов 13 результата, L выходов 14 знака результата.

Основной операционный блок (фиг, 2) содержит мультиплексор 15, регистр 16, сумматор 17, сдвигатель 18, элемент НЕРАВНОЗНАЧНОСТЬ 19, вентильный узел

20, триггер 21 знака, имеет первый 22, второй 23, третий 9, четвертый 24, пятый 25, шестой 26 и седьмой 27 входы, первый 12, второй 13, третий 14 и четвертый 28 выходы.

Вспомогательный операционный блок (фиг. 31 содержит мультиплексор 29, регистр

30, сумматор 31, имеет первый 32, второй

33, третий 34 и четвертый 35 входы и выход

36, Блок управления (фиг, 4) содержит n+1 элементов И 37, n — 1 элементов НЕ 38, 2n—

° 2 элементов И 39, п — 1 элементов ИЛИ 40, триггер 41, m — 1 элементов И 42, элемент И

43, элемент ИЛИ 44, элемент ИЛИ 45, элемент И 46, элемент ИЛИ 47, два элементаМ

48, имеет первый 4, второй 5, третий 6, четвертый 7 и пятый 49 входы, первый 50, второй 51, третий 52, четвертый 10, пятый 53, шестой 54, седьмой 11 и восьмой 55 выходы.

Устройство работает следующим образом.

В исходном состоянии O Ie(1,2,...,Ц на вход 9. I устройства и далее на третий вход операционного блока 1.! поступает значение 1-го операнда Х, На вход 4 устройства и далее на первый вход блока 3 управления

1718215 поступает значение операнда Y. На вход 7 устройства непрерывно поступают тактовые импульсы(ТИ), Признак КОНЕЦ ОПЕРАЦИИ, поступающий с четвертого выхода блока 3 управления на четвертые входы блоков 1!.Ч! е {1,2„...L+1}, второй вход блока 2 и на выход 10 устройства, имеет единичное значение. Коды операндов, поступающие на третьи входы основных операционных блоков 1.М {1,2,...,L}, преобразуются из (и+1)разрядного в (и+2)-разрядный формат (V>n) посредством введения разряда переполнения d с целью выявления ситуаций, кода(С ф в)2,1), а также добавления (V — n) младших числовых разрядов, которым присваивается нулевое значение. Изменение числовой части операндов проводится с целью обеспечения допустимой погрешности вычислений, возникающей за счет усечения чисел, сдвигаемых за пределы разрядной сетки.

Код операнда Y поступает на первый вход 4 устройства и далее на первый вход блока 3 управления. В зависимости от кода операции д, поступающего на второй вход.5 устройства и. далее на второй вход блока 3 управления, в блоке управления формируются начальные значения переменных bo u

Со согласно выражению (2) при g-1 и выражению (3) при g=0, поступающие с второго выхода блока управления на первый вход вспомогательного операционного блока 2 и с третьего выхода блока управления на третий вход основного операционного блока

1.L+1. Сформированные начальные значения переменных bo и с> дополняются нулями до V числовых разрядов.

На вход 8 устройства и далее на первый, второй и шестой входы основного операционного блока 1,L+1 подается сигнал логического "0".

Для начала вычислений синхронно с одним из ТИ на вход 6 устройства поступает сигнал "Пуск". По сигналу "Пуск" на пятом выходе блока 3 управления формируется сигнал "Занесение", который поступает на пятые входы основных операционных блоков 1 и третий вход вспомогательного операционного блока 2, обеспечивая занесение в них операндов, поступающих на третьи входы основных операционных блоков 1.IVI<

e,{1,2,...,L+1} и первый вход вспомогательного операционного блока 2. Одновременно сигнал "Пуск" поступает на шестые входы основных операционных блоков 1.!ЧК{1,2„„,L}, обеспечивая запоминание в триггерах знака этих блоков сформированных знаков результатов Zi. С третьего выхода основного операционного блока 1.L+1 V-разрядный информационный код поступает на четвертый вход вспомогательного операционного блока 2.

С выхода вспомогательного операционного блока 2m старших разрядов кода Ьк->

5 (код bk-t) поступают на пятый вход блока 3 управления, Если все разряды кода Ь - равны единице или старший разряд кода Ьк — 1

3j( равен нулю, признак КОНЕЦ ОПЕРАЦИИ сохраняет единичное значение и вычислений не производится, При этом на вторых выходах блоков 1,1И {1,2,...,L} формируются результаты, зависящие от кода операции и признака окончания операции. В случае вы15 полнения операции умножения (д=1) и нулевом значении операнда У на вторых выходах блоков 1,l формируется нулевой результат. При выполнении операции деления (д=0) и нулевом значении операнда У на втором выходе блока 1,I Y k{1,2...L} значение не определено, одновременно на выходах

11 и 10 устройства присутствуют соответственно признаки ДЕЛЕНИЕ. НА НОЛЬ И КОНЕЦ ОПЕРАЦИИ, В случае, если все разряды кода, поступившего на пятый вход блока 3 управления, равны единице, на вто6 ром выходе операционного блока 1.IY l

<{1,2,.„L} независимо от кода операции формируется результат Еь представленный в

30 прямом коде

При наличии на пятом входе блока 3 управления m-разрядного кода Ьк->, содержащего в старшем разряде единицу и хотя бы один ноль, признак КОНЕЦ ОПЕРАЦИИ, 35 формируемый на четвертом выходе блока 3 управления, принимает нулевое значение и в устройстве выполняется итерационный процесс вычислений в соответствиями с выражениями (1).

40 Очередная k-ÿ итерация V kc {1,2,...,т} реализуется в.устройстве следующим образом. На восьмом выходе блока 3 управления формируется m-разрядный унитарный код

1к, содержащий единичное значение в jk-м

45 разряде и нулевые значения в остальных разрядах, который поступает на шестой вход операционного блока 1.I+le{1,2,.„L+1}, Операционные блоки 1 и вспомогательный операционный блок 2 формируют в соответствии с выражениями (4) значения al Vie

E{1,2„„,1 }, Ь и с соответственно, С приходом очередного ТИ на пятом выходе блока 3 управления формируется сигнал "Занесение", по которому сформированные значения elks IE(1,2,...,L}, bk и с заносятся на регистры операционных блоков 1 и 2 соответственно, После этого на вторых выходах основных операционных блоков 1 и вспомогательного операционного блока 2 формируются соответственно значения elk, bk u ck. 718215

На этом выполнеHvlf. очереднои итерации ээканчиваетГя, Итерационный процесс продолжается да тех пар, пока в результа е реализации очередной t-й итерации все m разрядов кода 5

У

h1-1, г(оступившего на пятый вход блока 3 управления, H(; станут одновременно равными единице. При этом блок управления прекращает формирование сигналов "Занесение" на своем пятом выходе и формирует 10 единичное значение признака КОНЕЦ ОПЕРАЦИИ на четвертом выходе блока.

ПО окончании вычислений на втором выходе блока 1.1Щ1,2,...,Ц сформирован мо.дуль результата ZI на третьем выходе — знак 15 результата, на первом выходе — значение разряда переполнения, Основной операционный блок работает следующим образом.

B исходном состоянии на первый 22, 20 второй 23, третий 9, четвертый 24, пятый 25, шестой 26 и седьмой 27 входы блока поступают значения признака УМНОЖЕНИЕ НА

НОЛЬ, знак операнда У, еаза(а101(1с(1.2„...L}, b }, признак КОНЕЦ ОПЕРАЦИИ, сигнал 25

"Занесение", сигнал "Пуск", унитарный код

3 ((соатветст вен на.

Единичное значение признака КОНЕЦ

ОПЕРАЦИИ, поступающее с входа 24 на управляющий вход мультиплексора, 15, обес- 30 печивает прохождение кода -(а с второго информационного входа мультиплексора на его выход и далее на информационный вход регистра 16. В результате при единичном значении признака КОНЕЦ ОПЕРАЦИИ сигнал

"Занесение" обеспечивает занесение значения р в регистр. При выполнении k-й итерации Ч Ы(1,2„...с) значение (k-ч ес Се

{1,2,.„.,1 )Ь(-1) с выхода регистра 16 поступает на первый вход сумматора 17, а также на первый вход сдвигателя 18. На второй,вход сдвигателя с входа 27 блока поступает унитарный код 3g. Сдвигатель 18 обеспечивает сдвиг информации. поступившей на первый информационный вход вправо (в сторону младших разрядов) на число разрядов, равное номеру единичного разряда в унитарном коде, поступившем на второи управляющий вход, с замещением освобождающихся разрядов нулями. В результате на выхоре сдвигателя 18 формируется код (-1, 21 которь! и поступает на второй вход сумматора 17. а также на четвертый выход

28 блока. На выходе сумматора 17 формируется в соответствии с выражениями (1) эначен(ле (k (а((,у 1=(1.2,,,L)b(,}, поступающее на первый информационный вход мультиплексора 15. Нулевое значение признака КОНЕЦ

ОПЕРАЦИИ обеспечивает прохождение кода ь(((э вь(хад (iiyi "(иг(лексарэ 15 и далее на

ИНфарМац,ч1лв(мй ВХОД рЕГигтра 16

Одновремен.(о с г1одачей нэ третий информационный вход 9 I го блока у (1,2,,Ц значениЯ «(1 на второй вход 23 падается знак операнд-"., Y поступающий затем на первый вход элемента НЕРАВНОЗНАЧНОСТЬ 19. На второй вход этога элемента подается значение разряда «p(0), Явля. ОщеесЯ знакам Опе ранда X(Значение знака результата, сформир „!P-.-;;;ое в элементе НЕРАВНОЗНАЧ11О(. .: Ь 19, пог,(,(пает c e(o выхода нэ вход трипера 21 знака реэульгата, который по си(HPлу "Г1у к, Оос(упа(ощему на второй вход, синхронизирует запоминание знака результата до начала выполнения -(овой операции, Знач: HH =.,"м оруля результата формируется в зависимо;-.ти от признака УМНОЖЕНИЕ

НА НОЛЬ. посту(,ающего на ((ервый вход 22 блока и далее на первый инверсный вход вентильного узла 20, В случае еди((ичного значения этого признака на выходе вентильного узла и далее!:а втором выход" блока формируется нулевой результат, Четвертый вь(ход 28 блока предназначен для выдачи сдвинутого кода g p-1,2- с целью использования его другими операционными блоками.

Вспомогательный операционный блок 2 работает следующлм образом, На первый 32, второй 33, третий 34 и четвертый 35 входы поступают э(- ачения <

ОПЕ РАЦИИ, эна (ение сигнала Занесение" и значение с 1.2 g k-)6b(, 1). Единичное эначе11: н(ле признака КОНЕЦОПЕРАЬ(1 1И, поступающее с входа 33 на упрэвля(осций вход мультиплексора 29, абеспеч(лвает прохождение кода „"осо второго информационного входа мультиплексора 29 на е(о выход и далее на информационный вход ре(истра 30. При выполнении k-й итерации (кг(1.2,, с) значение Ь-1 {С. 1} с выхода рег(лстра 30 поступает на первый вход сумматора 31, нз второй вход которого поступает значе(гие с четвертого входа 35, представляющее сой(й значение

Ьк-1,21 На выходе сумматогв 31 формирует-> k. ся всоответствии с выраже((имли (1) значение (kc{C(;), поступаю(цее на первыи информациÎH ib(A вход мультиг(лексар: 2 .1. I (улевое значение признака КО(- Е II, ОПЕРАЦИИ

ОбЕСПЕЧИВаЕт ПракаждвнИЕ ° О.,а.", (На ВЫХОД мультиплексора 29 (4 д-i!ie.. я» формационный вход регистра 30

Блок управления рэг (.»;".. следующим образом, На первыи 4. ».ã : ",, третий 6, четвертый 7 и пятыи 19 т ...!: i 4лока поступают (n41)-разрядные э»а:- «(операнда Y в прямом коде. код о(ц (,: ц. l i; сигналы

50

"Пуск", ТИ, m старших разрядов кода С -i (код С1 ->) соответственно, С первого no(m-1)-й элементы И 42 формируют унитарный (m-1)-разрядный код 31, имеющий единичное значение в разряде, номер которого равен номеру старшего нулевого разряда кода С -1, и нулевые значения в остальных разрядах, который поступает на восьмой выход 55 блока.

При равенстве единице всех разрядов кода на пятом входе 49 блока на выходе элемента И 43 формируется единичный уровень сигнала, который поступает на первый вход элемента ИЛИ 44. На второй вход этого элемента поступает инвертированнслз значение первого разряда кода, формируемое элементом ИЛИ 45, В случае равенства нулю операнда Y на выходе этого элемента будет единичное значение. Таким образам, на выходе элемента ИЛИ 44 сформирован признак КОНЕЦ ОПЕРАЦИИ, который поступает на четвертый выход 10 блока и на инверсный вход элемента И 46, запрещая прохождение ТИ с четвертого входа 7 блока на выход этого элемента. На выходе элемента ИЛИ 47, являющемся одновременно пятым выходом 53 блока, при поступлении сигнала "Пуск" на третий вход 6 или при поступлении ТИ на четвертый вход 7 блока и нулевом значении признака КОНЕЦ ОПЕРАЦИИ на выходе элемента ИЛИ 47 формируется сигнал "Занесение".

На первый вход 4 блока подается (п+1)-разрядный код операнда У, который поразрядно поступает на первые входы с первого па (и+1)-й элементов И 37, Первый элемент И

37 передает на выход 50 значение знака операнда Y. На вторые входы элементов И

37 пдступает сигнал "Пуск", Группа элементов И 37 с второго по (и+1)-й, элементов НЕ

38 с первого по (и-1)-й и элементов И 39 с первого по (n-1)-й обеспечивает формирование констант загрузки, поступающих с выходов 51 и 52 блока управления в качестве начальных значений в операционные блоки 1,L+1 и 2.и формируемые в зависимости ат кода операции g, поступающего на второй вход 5 блока управления и запаминаемага на триггере 41 па синхраниэирующему сигналу "Пуск". В случае выполнения операции умножения на выходах 51 и 52 блока формируются значения — и + (1-IYI), 1 1

2 2 в случае деления — lYI и1У1соатветственно.

Сформированное на выходе первого элемента И 48 значение сигнала поступает на, шестой выход 54 блока в качестве значения признака УМНОЖЕНИЕ НА НОЛЬ. Сформированное на выходе второго элемента И 48 значение сигнала поступает на седьмой вы5

35 хад 11 блака в качестве значения признака.

ДЕЛЕНИЕ НА HOflb, Таким образом, положительный эффект предлагаемого устройства заключается в расширении функциональных возможностей.

Формула изобретении

1, Устройство для выполнения векторна-скалярных операций над действительными числами, содержащее L+1 операционных блоков (L--количество компонентов векторного операнда) и блок управления, причем вход 1-ro компонента векторного операнда (k(1,2,...,Ц) соединен с первым информационным входом I-ro операционного блока, первый и второй выходы которого соединены соответственно с выходами I-го компонента вектора результата и

I-ro признака переполнения устройства, вход запуска и тактовый вход которого соединены соответственна с входом запуска и тактовым входам блока управления, первый выход которого соединен с выходом признака конца операции устройства и входом разрешения счета каждого операционного блока, вход разрешения записи каждого операционного блока соединен с вторым выходом блока управления, третий выход когарага соединен с выходом признака деления на ноль устройства, второй информационный,вхад каждого операционного блока соединен с четвертым выходом блока управления, атличающееся тем, чта,с целью расширении функциональных вазможностей за счет выполнения операции умножения, в нега введен вспомогательный операционный блок, вход разрешения счета которого соединен с первым выходом блока управления, вход промежуточного кода которого соединен с выходо4 вспомогательного операционного блока, первый информационный вход которого соединен с пятым выходом блока управления, второй выход которого соединен с входом разрешения записи вспомогательного операционного блока, второй информационный вход которого соединен с четвертым выходом (L- 1)-га операционного блока, входы мнажителя-делителя и кода операции устройства соединены соответственно с входами множителя-делителя и кода операции блока управления, шестой выход катарага соединен с входом формирования знака I-ro oneрацианнага блока, вход признака умножения на ноль которого соединен с седьмым выходом блока управления, восьмой выход которого соединен с первым информационным входом (L+1)-го операционного блока, входы признака умножения на ноль, формирования знака и

1718215

13

9.L тактовый вход которого соединены с входом логического "0" устройства, вход запуска которого соединен с тактовым входом

I-ro операционного блока, третий выход которого соединен с выходом знака (-го ком-. 5 понента вектора результата устройства.

2.Устройство по и. 1, отл и ча ю щеес я тем, что операционный блок содержит элемент НЕРАВНОЗНАЧНОСТЬ; мультиплексор, триггер знака, регистр, элемент И, 10 сдвигатель и сумматор, выход которого соединен с первым информациойным входом: мультиплексора, второй информационный вход которого соединен с первым информационным входом блока; вход признака ум- 15 ножения на ноль которого..соединен с:: первым входом элемента И, второй вход которого соединен с выходом регистра, входом первого слагаемого сумматора, информационным входом сдвигателя "и вторым 20 выходом блока, вход формирования знака которого соединен с первым входом эле-. мента НЕРАВНОЗНАЧНОСТЬ;.второй вход которого соединен с входом знакового разряда первого информационного вход блока, 25 вход разрешения счета которого соединен с управляющим входом мультиплексора, выход которого соединен с информационным входом регистра, вход записи которого соединен с входом разрешения записи блока, тактовый вход которого соединен с тактовым входом триггера знака, информационный вход которого соединен с выходом элемента Н Е PAВ НОЗ НАЧ НОСТЬ, а выход— с третьим выходом блока, первый выход которого соединен с выходом элемента И, а четвертый выход- с входом второго слагаемого сумматора и выходом сдвигателя, вход управления сдвигом которого соединен с вторым информационным входом блока.

3. Устройство по и. 1, о т л и ч а ю щ е ес я тем, что вспомогательный операционный блок содержит мультиплексор, регистр и сумматор, выход которого соединен с первым информационным входом мультиплексора, второй информационный вход которого соединен с первым информационным входом блока, вход разрешения счета которого соединен с управляющим входом мультиплексора, выход которого соединен с информационным входом регистра, выход которого соединен с выходом блока и входом первого слагаемого сумматора, вход второго слагаемого которого соединен с вторым информационным входом блока, вход разрешения записи которого соединен с входом записи регистра.

2

9

29

26

1718215

1718215.Ю ,97

Редактор T. Юрчмкова

Корректор И.Муска

Заказ 882 Тираж Подписное

ЭНИИПИ Государственного комн ет® до изобретениям и открытиям при ГКНТ СССР

113036. Москва, Ж-35, Рауыская наб., 4/5

Пооивводственно-издательский комбинат "Патент", т. Ужгород, ул.Гагарина, 101

ФИ

ОР

Составитель А Марковский ,Техреду М.Мвргентал

3Р

ЯТ

Ял-/