Устройство вычисления сумм произведений

Устройство вычисления сумм произведений

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике, в частности к устройствам обработки массивов данных, представленных в формах как с фиксированной, так и с плавающей запятой. Цель изобретения - расширение функциональных возможностей устройства за счет обработки мантисс чисел в форме с плавающей запятой. Устройство вычисления сумм произведений содержит матрицу вычислительных блоков, состоящую из п+2 строк и П+1092П+3 столбцов, где п - размерность вектора, и блок управления. Вычисление сумм произведений происходит при подаче на входы устройства m пар сомножителей последовательным кодом младшими разрядами вперед. Результат на выходе устройства формируется в виде последовательного кода младшими разрядами вперед через Зп тактов от начала работы. Имеется возможность осуществлять сдвиг пары сомножителей друг относительно друга , что позволяет производить умножение и сложение чисел при представлении данных в форме с плавающей запятой, 3 з.п.ф-лы,1 табл.9 ил. w Ј

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (я)5 G 06 F 7/52

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4837221/24 (22) 11,06.90 (46) 07.03.92. Бюл. № 9 (71) Институт кибернетики им. В. М. Глушкова (72) В. А. Вышинский, Б. М. Тихонов и

Н. М. Луцкая (53) 681.325.5(088.8) (56) Авторское свидетельство СССР

¹ 905814, кл. G 06 F 7/52, 1980.

Авторское свидетельство СССР

¹ 1569826, кл. G 06 F 7/52, 1987. (54) УСТРОЙСТВО ВЫЧИСЛЕНИЯ СУММ

ПРОИЗВЕДЕНИЙ (57) Изобретение относится к вычислительной технике, в частности к устройствам обработки массивов данных, представленных в формах как с фиксированной, так и с пла. вающей запятой. Цель изобретения — расИзобретение относится к области вычислительной техники, а именно к устройствам обработки массивов мантисс данных, представленных в форме с плавающей запятой, и ориентировано на исполнение в интегральной технологии.

Известны устройства для вычисления сумм произведений, которые содержат матричное множительное устройство, регистр хранения операндов, накапливающий сумматор, шины тактовых импульсов и установки в "0". Оба сомножителя принимаются параллельным кодом.

Недостатком этих устройств является низкое быстродействие, так как на каждом такте обрабатывается лишь пара сомножителей, и невозможность осуществить сдвиг

Ы2 171821б А1 ширение функциональных возможностей устройства за счет обработки мантисс чисел в форме с плавающей запятой. Устройство вычисления сумм произведений содержит матрицу вычислительных блоков, состоящую из и+2 строк и п+! о92п+3 столбцов, где и — размерность вектора, и блок управления.

Вычисление сумм произведений происходит при подаче на входы устройства а пар сомножителей последовательным кодом младшими разрядами вперед. Результат на выходе устройства формируется в виде последовательного кода младшими разрядами вперед через Зп тактов от начала работы.

Имеется возможность осуществлять сдвиг пары сомножителей друг относительно друга, что позволяет производить умножение и сложение чисел при представлении. данных в форме с плавающей запятой, 3 з.п.ф-лы,1 табл. 9 ил. сомножителей друг относительно друга при выравнивании весов разрядов.

Известны устройства, основным элементом которых является матрица вычислительных блоков, в их состав входят наборы триггеров, регистры, логические элементы.

Недостатком этих устройств является невозможность осуществить сдвиг сомножителей друг относительно друга.

Наиболее близким по техническому решению к изобретению является устройство вычисления сумм произведений, состоящее из матрицы вычислительных блоков и блока управления, причем матрица содержит (п+2) строки вычислительных .блоков, первые (n+1) строки матрицы содержат (п+2) вычислительных блока, (и+2)-я строка содержит

1718216

15

50

55 (n+1) вычислительных блока, причем входы данных вычислительных блоков первого столбца первых R строксоединены с информационными входами устройства, вход данных (i, j)-x вычислительного блока соединен с выходом данных (i J-1)-го вычислительного блока, где 1=1-п, j=2-ï, вход второго переноса соединен с выходом второго переноса (i-1, j-1)-го вычислительного блока, где

l=2-n+1, j=2-n+2, а для вычислительных блоков (n+2)-й строки с выходом второго переноса (n+2, ))-го вычислительного блока, вход первого переноса (i, j)-го вычислительного блока соединен с выходом первого переноса (i-1, j+1) вычислительного блока (i=1-n+1;

)=1-п-1), вход первого переноса (1, и)-го вычислительного блока соединен с вторым управляющим выходом (i, 1)-го вычислительного блока (i=1-n), вход первого переноса (n+2, J)-го вычислительного блока соединен с выходом второго переноса (п+1, j-1)-го вычислительного блока (j=2-n+2), первый информационный вход (i, j)-го вычислительного блока соединен с первым управляющим выходом (i, 1)-го вычислительного блока (i=1-п, j=1-п), первый информационный вход(п+1, j)-го вычислительного блока соединен с выходом первого переноса (и+1, j+1)-го вычислительного блока ()=1-и-1). второй информационный вход (п+1, j)-го вычислительного блока соединен с выходом второго переноса (и+Я-1)- го вычислительного блока, второй управляющий вход (и+Я)- го вычислительного блока соединен с (и+4)-м выходом блока управления (J=1-n+2), вход разрешения записи (n+2, j)-го вычислительного блока соединен с (n+2)-м выходом блока управления О=1-n+2), первый управляющий вход (!. J)-го вычислительного блока соединен с i-м выходом блока управления (1=1-п, j=1-n+1) и входом разрешения записи (i-1, 1)-го вычислительного блока, вход управления передачей суммы(i j) ão вычислительного блока соединен с (i+2)-м выходом блока управления (i=1-и+1, j=1-n+2), вход синхронизации (ц) вычислительного блока соединен с (n+5)-м выход синхронизации блока управления (i=1-и+2, j=1-n+3), вход формирования дополнительного кода (i j) вычислительного блока соединен с вторым управляющим выходом (i,1)-го вычислительного блока (i=1-п, j=1-n+2), выход суммы (и+2,2)-го вычислительного блока соединен с выходом матрицы вычислительных блоков, Вычисление суммы произведений происходит при подаче на входы устройства последовательным кодом очередных m nap сомножителей, где m — количество входов в устройство, Пары сомножителей подаются со сдвигом на один такт. После подачи на входы устройства очередного набора сомножителей на выходе результат будет получен через Зп тактов, где n — разрядность сомножителей. В данном устройстве отсутствуют схемы, позволяющие осуществить сдвиг пары сомножителей друг относительно друга, что не позволяет производить умножение и суммирование мантисс чисел при представлении данных в форме с плавающей запятой. Таким образом, к недостаткам устройства следует отнести сравнительно узкие функциональные возможности из-за невозможности обработки мантисс чисел, представляемых в форме с плавающей запятой.

Целью изобретения является расширение функциональных возможностей за счет обработки мантисс чисел в форме с плавающей запятой.

Поставленная цель достигается тем, что устройство содержит матрицу вычислительных блоков и блок управления, причем матрица вычислительных блоков имеет (n+2) строки, (n+2)-я строка содержит (n+1) вычислительный блок, причем вход второго переноса соединен с выходом второго переноса (И, J-1)-ro вычислительного блока, где i=2п+1, j=3-n+logzn+3, а для вычислительных блоков (n+2)-й строки с выходом второго переноса (и+2, j)-ro вычислительного блока, вход первого переноса (i,j)-го вычислительного блока соединен с выходом первого переноса (i-1, j+1)-ro вычислительного блока (i=2-п+1, j=2 j+1), вход первого переноса (i,.

n+1)-го вычислительного блока соединен с вторым управляющим выходом (i,1)-ro вычислительного блока (i=1-n), вход первого переноса (n+2, j)-ro вычислительного блока соединен с выходом второго переноса (n+1, )-1)-го вычислительного блока (j=2+logznи+1оцгп+3), первый информационный вход (i,j)-го вычислительного блока соединен с первым управляющим выходом (i,1)-го вычислительного блока (i=1-п,.j=2-n+1) первый информационный вход (n+1, j)-го вычислительного блока соединен с выходом первого переноса (n+1, j+1)-го вычислительного блока (j=2-n+logzn+3); второй информационный вход (и+1, j)-го вычислительного блока соединен с выходом второго переноса (и+1, j-1)го вычислительного блока, второй управляющий вход(п+1, j; и+2, j)-го вычислительного блока соединен с (п+4)-м выходом блока управления (j=2-n+logzn+3), вход разрешения записи (п=2, j)-го вычислительного блока соединен с (n+2)-м выходом блока управления (j=2+logzn-и+!оцгп+3), первый управляющий вход (i,j)-го вычислительного блока соединен с i-м выходом блока управ1718216 ления (i=1-п, J=1-n+1) и входом разрешения записи (i-1, 1)-го вычислительного блока, вход управления передачей суммы (!,!)-го вычислительного блока соединен с (!+2)-м 5 выходом блока управления (i=1-n+1, J=2и+!оц2п+3); вход синхронизации (!,!)-го вычислительного блока соединен с (n+5)-м выходом синхронизации блока управления 10 (i=1-n+2, J=1-n+logzn+3); вход формирования дополнительного кода (i ))-го вычислительного блока соединен с вторым управляющим выходом (i,1)-ro вычислительного блока (i=1-п, J=2-n+logzn+3); выход суммы (n+2, 2+logan)-го вычислительного блока соеди- 15 нен с выходом матрицы вычислительных блоков.

Матрица вычислительных блоков в первых и строках содержит и+!одоп+3 вычислительных блока, в (и+1)-й строке содержит 20

n+log2n+2 вычислительных блока, причем первые входы данных (Ц)-х вычислительных блоков каждой строки соединены с З.i-м входом матрицы (i=1-п, j=1-n+1), второй вход данных (i, j)-ro вычислительного блока сое- 35 динен с первым выходом данных (!, j-1)-го вычислительного блока (i=1-п, J=3-n+1); четвертый входданных(!, j)-го вычислительного блока соединен с третьим. выходом данных (!, j-1)-го вычислительного блока (i=1-п, J=3- 40

n+1); третий вход данных (i, j)-ro вычислительного блока соединен с вторым выходом данных (i, j+1)-го вычислительного блока (i=1-п, J=2-и+1); вход управления передачей данных (!,!)-го вычислительного блока сое- 45 динен с выходом управления передачей данных (i, j+1)-го вычислительного блока (i=1-п, J=2-n+1); вход сдвига (i, j)-го вычислительного блока соединен с выходом сдвига (i, j-1)-го вычислительного блока (i=1-п, J=2- 50

n); вход установки (i, j)-го вычислительного блока соединен с (i+1)-м выходом блока управления (i=1-n, j=2-n); входы тактирования вычислительных блоков !-й строки соединены с 4.i-м входом матрицы вычислительных 55 блоков (i-1-п).

Вычислительные блоки первого столб-, ; ца матрицы вычислительных блоков первых " и строк содержат три элемента И, пять триггеров, полусумматор, элемент 2 И-ИЛИ, причем первые входы первого и второго элемента И соединены с первым входом данных вычислительного блока, вторые входы первого и второго элементов И соединены с первым управляющим входом вычислительного блока, выход первого эле- 50 мента И соединен с информационными входами первого и второго триггеров, выходы первого и второго триггеров — с первым и четвертым входами элемента 2И-ИЛИ, выход которого соединен с первым управляю- 55 щим входом вычислительного блока, входом третьего триггера и вторым входом полусумматора, выход третьего триггера соединен с первым входом полусумматора, выход полусумматора — с информационным входом четвертого триггера, выход четвертого триггера соединен с информационным входом пятого триггера, выход которого соединен с вторым входом третьего элемента И, вход синхронизации пятого триггера и первый вход третьего элемента И соединены с входом разрешения записи вычислительного блока, входы синхронизации первого,— четвертого триггеров и второй и третий входы элемента 2И-ИЛИ соединены с входом синхронизации вычислительного блока.

Вычислительные блоки первых и строк с третьего столбца по (и+1) содержат одиннадцать элементов И, четыре элемента

ИЛИ, шесть элементов 2И-ИЛИ, десять триггеров, один сумматор, причем первый вход первого элемента 2И-ИЛИ соединен с входом второго переноса, четертый вход первого элемента 2И-ИЛИ вЂ” с входом первого переноса вычислительного блока, выход первого элемента 2И-ИЛИ вЂ” с первым входом сумматора. первый вход первого элемента ИЛИ вЂ” с входом суммы вычислительного блока, второй вход первого элемента ИЛИ вЂ” с выходом второго элемента

2И-ИЛИ, второй и третий входы которого соединены с прямым и инверсным выходами первого элемента И, первый и четвертый входы второго элемента 2И-ИЛИ соединены с входом формирования дополнительного кода вычислительного блока, выход первого элемента ИЛИ вЂ” с вторым входом сумматора, третий вход сумматора — с выходом третьего элемента И, первый выход сумматора — с информационными входами первого и второго триггеров. второй выход сумматора — с информационными входами третьего и четвертого триггеров; выход первого триггера — с выходом первого переноса вычислительного блока, выход второго триггера — с выходом второго переноса вычислительного блока, выходы третьего и четвертого триггеров — с первым и четвертым входами третьего элемента 2И-ИЛИ, выход которого соединен с первыми входами второго и третьего элементов И, вторые входы которых соединены с входом управления передачей суммы вычислительного блока, выход второго элемента И соединен с выходом суммы вычислительного блока, первые входы четвертого и пятого элементов И вЂ” с первым информационным входом вычислительного блока, выход четертого элемента И вЂ” с информационным входом пятого триггера и первым входом пятого

1718216

10

30

45

55 элемента 2И-ИЛИ, выход которого соединен с четвертым входом четвертого элемента 2И-ИЛИ, выход пятого триггера соединен с первым входом четвертого элемента 2ИИЛИ, выход которого соединен с четвертым входом пятого элемента 2И-ИЛИ, выход которого соединен с первым входом первого элемента И, первый вход второго элемента

ИЛИ вЂ” с вторым входом данных, второй вход — с третьим входом данных вычислительного блока, выход второго элемента ИЛИ вЂ” с первым входом шестого элемента И, первый вход седьмого элемента И соединен с четвертым входом данных вычислительного блока, первый управляющий вход которого соединен с вторыми входами шестого и седьмого элементов И, первым входом одиннадцатого элемента И и входом синхронизации десятого триггера, выходы шестого и седьмого элементов И соединены с информационными входами шестого и седьмого триггеров соответственно, выход шестого триггера соединен с первыми входами восьмого и девятого элементов И и первым входом шестого элемента 2И-ИЛИ, выход восьмого элемента И вЂ” с первым входом третьего элемента ИЛИ, выход девятого элемента И вЂ” с первыми выходами данных вычислительного блока, выход седьмого триггера — с четвертым входом шестого элемента 2И-ИЛИ и третьим выходом данных вычислительного блока, выход шестого элемента 2И-ИЛИ вЂ” с вторым входом первого элемента И, вход управления передачей данных вычислительного блока — с вторым и третьим входами четвертого элемента 2ИИЛИ, вторыми входами восьмого и девятого элементов И, первым входом четвертого элемента ИЛИ, первый вход данных вычислительного блока — с первым входом десятого элемента И, выход которого соединен с третьим входом элемента ИЛИ и информационным входом девятого триггера, выход девятого триггера — с вторым входом третьего элемента ИЛИ, выход которого соединен с вторым выходом данных вычислительного блока, вход установки которого соединен с входом установки восьмого триггера, вход сдвига вычислительного блока — с информационным входом восьмого триггера, вход тактирования вычислительного блока — с входом синхронизации восьмого триггера, выход восьмого триггера соединен с информационным входом девятого триггера и выходом сдвига вычислительного блока, выход десятого триггера соединен с вторым входом одиннадцатого элемента И, выход которого соединен с вторыми входами десятого элемента И и четвертого элемента ИЛИ, выход которого соединен с выходом управления передачей данных вычислительного блока, вход синхронизации которого соединен с вторыми и третьими входами первого, третьего, пятого и шестого элементов .2ИИЛИ, вторыми входами четвертого и пятого элементов И, входами синхронизации первого — четвертого, шестого, седьмого и девятого триггеров.

Вычислительные блоки (i,2)-го столбца матрицы, где l=1-п, содержат девять элементов И, восемь триггеров, сумматор, четыре элемента 2И-ИЛИ и три элемента ИЛИ, причем первый вход первого элемента 2И-ИЛИ соединен с входом второго переноса вычислительного блока, четвертый вход первого элемента 2И-ИЛИ соединен с входом первого переноса вычислительного блока, выход первого элемента 2И-ИЛИ соединен с первым входом сумматора, первый вход первого элемента ИЛИ вЂ” с входом суммы вычислительного блока, второй вход первого элемента ИЛИ вЂ” с выходом второго элемента 2И-ИЛИ, выход первого элемента

ИЛИ вЂ” с вторым входом сумматора, первый и четвертый входы второго элемента 2ИИЛИ вЂ” с входом формирования дополнительного кода вычислительного блока, второй и третий входы второго элемента

2И-ИЛИ вЂ” с прямым и инверсным выходами первого элемента И, первый вход первого элемента И соединен с выходом четвертого элемента 2И-ИЛИ, второй вход первого элемента И вЂ” с выходом четвертого триггера, первый выход сумматора — с информационным входом первого триггера, второй выход сумматора — с информационным входом второго триггера, выход первого триггера— с выходом первого переноса вычислительного блока, выход второго триггера — с первыми входами второго и третьего элементов

И, вторые входы которых соединены с входом управления передачей суммы вычислительного блока, выход второго элемента И— с выходом суммы вычислительного блока, выход третьего элемента И соединен с третьим входом сумматора, первые входы четвертого и пятого элементов И вЂ” с первым информационным входом вычислительного блока, выход четвертого элемента И вЂ” с входом третьего триггера и первым входом четвертого элемента 2И-ИЛИ, выход третьего триггера — с первым входом третьего элемента 2И вЂ” ИЛИ, выход пятого элемента И— с четвертым входом третьего элемента 2ИИЛИ, выход которого соединен с четвертым входом четвертого элемента 2И-ИЛИ, первый вход шестого элемента И соединен с первым управляющим входом вычислительного блока, первый вход второго элемента

"ИЛИ" — с третьим входом данных вычисли1718216

45

55 тельного блока, второй вход второго элемента "ИЛ И" — с выходом девятого элемента

И, выход второго элемента ИЛИ вЂ” с вторым входом шестого элемента И, выход которого соединен с информационными входами четвертого и пятого триггеров, выход четвертого триггера — с первыми входами седьмого и восьмого элементов И, выход седьмого элемента И вЂ” с первым выходом данных вычислительного блока, выход восьмого элемента И вЂ” с входом шестого триггера, первый вход третьего элемента ИЛИ. — с выходом шестого триггера, второй вход соединен с выходом пятого триггера; выход третьего элемента ИЛИ вЂ” с третьим входом данных вычислительного блока, первый вход девятого элемента И вЂ” с первым входом данных вычислительного блока, второй вход девятого элемента И вЂ” с выходом восьмого триггера, выход синхронизации седьмого триггера — с входом тактирования вычислительного блока, информационный вход седьмого триггера — с входом сдвига вычислительного блока, выход седьмого триггера — с информационным входом восьмого триггера и выходом сдвига вычислительного блока, установочный вход восьмого триггера — с первым управляющим входом вычислительного блока, вход управления передачей данных которого соединен с вторыми входами седьмого и восьмого элементов И и вторым и третьим входами третьего элемента

2И-ИЛИ, вход синхронизации вычислительного блока соединен с входами синхронизации четвертого и пятого триггеров, вторыми входами четвертого и пятого элементов И. вторыми и третьими входами первого и четвертого элементов 2И-ИЛЙ, входами синхронизации первого и второго триггеров, Вычислительные блоки, начиная с (n+1) и по (п+!одоп+3) столбцов, аналогичны блокам и+1 столбца матрицы прототипа и содержат сумматор, два триггера, два элемента И и элемент ИЛИ. Вычислительные блоки (и+1) и (n+2) строк полностью аналогичны вычислительным блокам матрицы прототипа и содержат соответственно (n+1) строки: три элемента 2И-ИЛИ, сумматор, четыре триггера, три элемента И и элемент

ИЛИ; (и+2) строки: элемент 2И-ИЛИ, три триггера, два элемента И и элемент ИЛИ.

На фиг. 1 и 2 представлена схема устройства; на фиг, 3 — вычислительный блок из которого формируются первые п строк матрицы; на фиг. 4 — то же, первый столбец; на фиг. 5- то же, второй столбец; на фиг, 6- то же, с и+2 по n+logzn+3; на фиг. 7 и 8 — тоже, и+1 и n+2 строк соответственно; на фиг. 9 — известное устройство. Устройство содержит матрицу 1 вычислительных блоков с и ин5

40 формационными входами ЗЛ и и входами 4л тактирования (i=1-и) и одним информационным выходом 5, которая состоит из n+2 строк, причем первые и строк содержат

n+logzR+3 вычислительных блока, и+1 строка состоит из n+logzn+2 вычислительных блока, n+2 строка состоит из n+1 вычислительного блока и блока 2 управления с входом 6. Матрица 1 вычислительных блоков предназначена для формирования сумм произведений мантисс чисел, представленных в форме с плавающей запятой, поступающих на информационные входы З,i, причем число входов определяется количеством пар сомножителей. Результат операции считывается с информационного выхода 5. Первые входы 99, 123 и 129 данных вычислительных блоков каждой строки соединены с соответствующим информационным входом Зл устройства, вход 104 вто рого переноса соединен с выходом 108. 134 второго переноса (i-1, j-1)-ro вычислительного блока, где i=2-n+1, J=Ç-n+logzn+3, а для вычислительных блоков (и+2)-й строки вход

166 второго переноса с выходом 174 второго переноса (n+2, j)-го вычислительного блока входы 103 и 131 первого переноса (I, j)-вычислительного блока соединены с выходом

106 первого переноса (i-1, j+1)-го вычислительного блока (i=2-n+1, j=2-n+1), вход 157 первого переноса (n+2, j)-го вычислительного блока соединен с выходом 106 первого переноса (и+1, j-1)-го вычислительного блока (j=2+logzn-n+logzn+3), первые информационные входы 113 и 139 (i, j)-го вычислительного блока соединены с первым управляющим выходом 127 (i, 1)-го вычислительного блока (i=1-п, j=2-n+1); первый информационн ый вход 158 (n+1, J)-го вычисл ительного блока соединен с выходом 163 первого переноса (п+1, )+1)-го вычислительного блока (j=2-n+logzn+3), второй информационный вход 159 (и+1, J)-го вычислительного блока соединен с выходом 165 второго переноса (n+1, j-1)-ro вычислительного блока, вторые управляющие входы 160 и 170 (n+1, j; n+2, j)-го вычислительного блока соединены с (n+4)-с выходом блока 2 управления (j=2n+logzn+3), вход 171 разрешения записи (п+2, j)-ro вычислительного блока соединен с (и+2)-м выходом блока 2 управления (j=2+logzn-n+1ogzn+3), первые управляющие входы 112, 125 и 138 (i, j)-го вычислительного блока соединен с i-м выходом блока 2 управления (i=1-п, j=1-n+1) и входом разрешения записи 124 (i-1, J)-ro вычислительного блока, входы 115 и 141 управления передачей суммы (, j)-го вычислительного блока соединены с I+2 выходом блока 2 управления (i=1-n+1, j=2-n+logzn+3), входы 118, 126, 147, 1718216

ЗО

50

152, 162 и 172 синхронизации (ц)-го вычислительного блока соединены с входом СИ блока 2 управления (i=1-n+2, J=1-n+logzn+3), входы 114, 140, 150 и 151 формирования дополнительного кода (l, J)-го вычислительного блока соединены с вторым управляющим выходом 128 (i, 1)-го вычислительного блока (i=1-ï, j=2-n+logzn+3), выход 173 суммы (n+2, 2+logan)-ro вычислительного блока соединен с выходом 5 матрицы вычислительных блоков, второй вход 100 данных (i, j)-го вычислительного блока соединен с первыми выходами 109 и 136 данных (i, J-1)-го вычислительного блока (i=1-п, J=3-n+1) четвертый вход 102 данных (i, ))-го вычислительного блока соединен с третьими выходами

111 и 137 данных (1, j-1)-го вычислительного блока (i=1-п,.j=3-п+1), третьи входы 101 и 130 данных (i, j),ro вычислительного блока соединены с вторым выходом 110 данных (i, j+1)-го вычислительного блока (i=1-п, j=2и+1), входы 116 и 142 управления передачей данных (i, j)-го вычислительного блока соединен с выходом 119 управления передачей данных (i, j+1)-го вычислительного блока (i=1-п, j=2-n+1), вход 117 сдвига (i, j)-ro вычислительного блока соединен с выходом

120 и 144 сдвига (i, )+1) вычислительного блока (i=1-п, J=2-n), входы 121 и 145 установки (i, j)-го вычислительного блока соединены с i+1 выходом блока 2 управления (i=1-п, j=2-n) входы 122 и 146 тактирования вычислительных блоков I-й строки соединены с 4,I входом матрицы 1 вычислительных блоков (1=1-п), Вычислительный блок, из которого формируются первые и строк матрицы 1, начиная с третьего по и+1 столбец, содержит одиннадцать элементов И 13, 17, 18, 19, 20, 25, 26, 29, 30, 32 и 38, четыре элемента ИЛИ

15, 24, 34 и 35, шесть элементов 2И-ИЛИ, 7, 14, 16, 22, 23 и 31, один сумматор 8, десять триггеров 9, 10, 11, 12, 21, 27, 28, 33, 36 и 37, причем первый вход первого элемента 2ИИЛИ 7 соединен с входом 104 второго переноса вычислительного блока, четвертый вход первого элемента 2И-ИЛИ 7- — с входом

103 первого переноса вычислительного блока, выход первого элемента 2И-ИЛИ 7 — с первым входом сумматора 8, первый вход первого элемента ИЛИ 15 — с входом 105 суммы вычислительного блока, второй вход первого элемента ИЛИ 15 — с выходом второго элемента 2И-ИЛИ 14, второй и третий входы которого соединены с прямым и инверсным выходом первого элемента И 13, первый и четвертый входы второго элемента

2И-ИЛИ 14 — с входом 114 формирования дополнительного кода вычислительного блока, выход первого элемента ИЛИ 15 — с вторым входом сумматора 8, третий вход сумматора 8 — с выходом третьего элемента

И 18, первый выход сумматора 8 — с информационными входами первого и второго триггеров 9 и 10, второй выход сумматора 8 — с информационными входами третьего и четвертого триггеров 11 и 12, выход первого триггера 9 — с выходом 104 первого переноса вычислительного блока, выход второго триггера 10 — с выходом 108 второго переноса вычислительного блока, выходы третьего и четвертого триггеров 11 и 12 — с первым и четвертым входом третьего элемента 2ИИЛИ, выход третьего элемента 2И-ИЛИ 16 — с первыми входами второго и третьего элементов И 17 и 18, вторые входы которых соединены с входом 115 управления передачей суммы вычислительного блока, выход второго элемента И 17 — с выходом 107 суммы вычислительного блока, первый входы четвертой и пятой схемы И 19 и 20 — с первым информационным входом 112 вычислительного блока, выход четвертого элемента

И 19 — с информационным входом пятого триггера 21 и первым входом пятого элемента 2И-ИЛИ 23, выход пятого элемента И 20 — с четвертым входом четвертого элемента

2И-ИЛИ 22, выход пятого триггера 21 — с первым входом четвертого элемента 2ИИЛИ 22, выход которого соединен с четвертым входом пятого элемента 2И-ИЛИ 23, выход которой соединен с первым входом первого элемента И 13, первый вход второго элемента ИЛИ 24 соединен с вторым входом

100 данных, а второй вход второго элемента

ИЛИ 24 — с третьим входом 101 данных вычислительного блока, выход второго элемента ИЛИ 24 соединен с первым входом шестого элемента И 25, выход которого соединен с информационным входом шестого триггера 26, первый вход седьмого элемента И 26 — с четвертым входом 102 данных вычислительного блока, выход седьмого элемента И 26 — с информационным входом седьмого триггера 28, выход которого соединен с четвертым входом шестого элемента 2И-ИЛИ 31 и третьим выходом 111 данных вычислительного блока, выход шестого триггера 27 — с первыми входами восьмого и десятого элементов И 29 и 30 и первым входом шестого элемента 2И-ИЛИ

31, выход восьмого элемента И 29 — с первым входом элемента ИЛИ 34, выход девятого элемента И 30 — с первым выходом 109 данных вычислительного блока, выход шестого элемента 2И-ИЛИ 31 — с вторым входом первого элемента И 13, вход 116управления передачей данных вычислительного блока— с вторым и третьим входом четвертого элемента 2И вЂ” ИЛИ 22, вторыми входами вось13

1718216

35

45

55 мого и девятого элементов И 29 и 30, первым входом четвертого элемента ИЛИ 35, первый вход данных 99 вычислительного блока соединен с первым входом десятого элемента И 32, выход которого соединен с третьим входом второго элемента ИЛИ 24 и информационным входом девятого триггера 33, выход девятого триггера 33- с вторым входом третьего элемента ИЛИ 34, выход которого соединен с вторым выходом 110 данных вычислительного блока, вход 121 установки которого соединен с входом установки восьмого триггера 36, вход 117 сдвига вычислительного блока — с информационным входом восьмого триггера 36; вход 122 тактирования вычислительного блока — с входом синхронизации восьмого триггера

36, выход восьмого триггера 36 — с информационным входом десятого триггера 37 и выходом 120 сдвига вычислительного блока, выход десятого триггера 37 — с вторым входом одиннадцатого элемента И 38, выход которого соединен с вторыми входами десятого элемента И 32 и четвертого элемента

ИЛИ 35, выход которого соединен с выходом 117 управления передачей данных вычислительного блока, первый управляющий вход 110 которого соединен с вторыми входами шестого и седьмого элементов И 25 и

26, первым входом одиннадцатого элемента

И 38 и входом синхронизации десятого триггера 37, вход 118 синхронизации вычислительного блока соединен с вторыми и третьими входами первого, третьего, пятого, шестого элементов 2И-ИЛИ 7, 16, 23 и 31, вторыми входами четвертого и пятого элементов И 19 и 20, входами синхронизации первого, второго, третьего, четвертого, шестого, седьмого и девятого триггеров 9, 10, 11, 12, 27, 28 и 33.

Вычислительный блок, из которого формируется первый столбец матрицы 1 вычислительных блоков, содержит три элемента И

39, 43 и 48, пять триггеров 40, 41, 44, 46 и 47, один полусумматор 45 и один элемент 2ИИЛИ 42. С помощью этих вычислительных блоков вырабатывается управляющая переменная для формирования частичных произведений, а также знак результата операции умножения чисел и формирования управляющего сигнала для формирования дополнительного кода частичных произведений. Первые входы первого и второго элементов И 39 и 43 соединены с входом 123 данных вычислительного блока, вторые входы первого и второго элементов

И 39 и 43 — с первым управляющим входом

125 вычислительного блока, выход первого элемента И 39- с информационными входами первого и второго триггеров 40 и 41, выход первого триггера 40 — с первым входом, а выход второго триггера 41 — с четвертым входом элемента 2И-ИЛИ 42, выход которого соединен с первым управляющим выходом 127 вычислительного блока, выход второго элемента И 43 — с информационным входом третьего триггера 44 и вторым входом полусумматора 45, выход третьего триггера 44 — с первым входом полусумматора

45, выход которого соединен с информационным входом четвертого триггера 46, выход которого — с информационным входом пятого триггера 47, выход которого — с вторым входом третьего элемента И 48, выход которого — с вторым управляющим выходом

128 вычислительного блока, вход 124 разрешения записи которого соединен с входом синхронизации пятого триггера 47 и первым входом третьего элемента И 48, вход 126 синхронизации вычислительного блока — c входами синхронизации первого, третьего, четвертого триггеров 41, 44 и 46 и вторым и третьим входами элемента 2И-ИЛИ 42, Вычислительный блок, из которого формируется второй столбец матрицы вычислительных блоков, содержит девять элементов

И 53, 56, 57, 58, 59, 64, 67, 58 и 73, восемь триггеров 51, 52, 60, 65, 66, 69, 71 и 72, один сумматор 50, четыре элемента 2И-ИЛИ 49, 54, 61 и 62, три элемента ИЛИ 55, 63 и 70, В этом вычислительном блоке, в отличие от вычислительного блока, формирующего и строк матрицы, начиная с третьего столбца, с помощью элементов И 67 и 68, триггера 69 производится временное преобразование разрядов сомножителя, поступающих с соседнего справа вычислительного блока по

Эти разряды сомножителя возвращаются в соседний справа вычислительный блок по синхросигналу т2. Элементы вычислительного блока соединены следующим образом: первый вход первого элемента

2И-ИЛИ соединен с входом 132 второго переноса вычислительного блока, четвертый вход первого элемента 2И-ИЛИ 49 — с входом 131 первого переноса вычислительного блока, выход первого элемента 2И-ИЛИ 49 — с первым входом сумматора 50, первый вход первого элемента ИЛИ 55 — с входом

133 суммы вычислительного блока, второй вход первого элемента ИЛИ 55 — с выходом второго элемента 2И-ИЛИ 54, выход первого элемента ИЛИ 55 — с вторым входом сумматора 50, первый и четвертый входы второго элемента 2И-ИЛИ 54 — с входом 140 формирования дополнительного кода вычислительного блока, второй и третий входы второго элемента 2И-ИЛИ 54 — с первым и

1718216

10

50

55 вторым выходами первого элемента И 53, первый вход которого соединен с выходом четвертого элемента 2И-ИЛИ 62, второй вход первого элемента И 53 — с выходом четвертого триггера 65, первый выход сумматора 50 — с информационным входом первого триггера 51, второй выход сумматора

50 — с информационным входом второго триггера 52, выход первого триггера 51 — с выходом 134 первого переноса вычислительного блока, выход второго триггера 52— с первыми входами второго и третьего элементов И 56 и 57; вторые входы которых соединены с входом 141 управления передачей суммы вычислительного блока, выход второго элемента И 56 — с выходом 135 суммы вычислительного блока, выход третьего элемента И 57 — с третьим входом сумматора 50, первые входы четвертого и пятого элементов И 58 и 59 — с первым информационным входом 139 вычислительного блока, выход четвертого элемента И 58 — с входом третьего триггера 60 и первым входом четвертого элемента 2И-ИЛИ 62, выход триггера 60 — с первым входом третьего элемента

2И-ИЛИ 61, выход пятого элемента И 59 — с четвертым входом третьего элемента 2ИИЛИ 61, выход которого соединен с четвертым входом четвертого элемента 2И-ИЛИ

62, первый вход шестого элемента И 64 — с первым управляющим входом 138 вычислительного блока, первый вход второго элемента ИЛИ 63 — с третьим входом 130 данных вычислительного блока, второй вход второго элемента ИЛИ 63 — с выходом девятого элемента И 73, выход второго элемента

ИЛИ 63 — с вторым входом элемента И 64, выход которого соединен с первым входом четвертого триггера 65 и вторым входом пятого триггера 66, выход четвертого триггера

65 — с первыми входами седьмого и восьмого элементов И 6? и 68, выход седьмого элемента И 67 — с первым входом 136 данных вычислительного блока, выход восьмого элемента И 68 — с входом шестого триггера 69, первый вход третьего элемента

ИЛИ 70 — с выходом шестого триггера 69, второй вход — с выходом пятого триггера 66, выход третьего элемента ИЛИ 70 — с третьим выходом 132 данных вычислительного блока, первый вход девятого элемента И 73 — с первым входом 129 данных вычислительного блока, второй вход девятого элемента

И 73 — с выходом восьмого триггера 72, первый вход седьмого триггера 71 соединен с входом 146 тактирования вычислительного блока, второй вход седьмого триггера 71 — с входом 143 сдвига вычислительного блока, третий вход седьмого триггера 71 соединен с входом 145 установки вычислительного блока, выход седьмого триггера 71 — с вторым входом восьмого триггера 72 и выходом 121 сдвига вычислительного блока, первый вход восьмого триггера 72 — с первым управляющим входом

132 вычислительного блока, вход 142 управления передачей данных вычислительного блока — с вторыми входами седьмого и восьмого элементов И 67 и 68 и вторым и третьим входами третьего элемента 2И-ИЛИ 61, вход

143 синхронизации вычислительного блока — с вторым входом четвертого триггера 65, первым входом пятого триггера 66, вторыми входами четвертого и пятого элементов И 58 и 59, вторыми и третьими входами первого и четвертого элементов 2И-ИЛИ 49 и 62, вторыми входами первого и второго триггеров 51 и 52.

Вычислительные блоки столбцов матрицы 1, начиная с n+2 и по n+logzn+3 (фиг. 5), аналогичны вычислительным блокам n+1 и и+2 столбцам известного и содержат сумматор 75, два триггера 76 и 77, элемент ИЛИ

74, два элемента И 78 и 79, Вычислительные блоки и+1 и и+2 строк содержат, соответственно, для n+1 строки; три элемента 2И-ИЛИ 80, 81 и 89, сумматор

83, четыре триггера 84 — 87, элемент ИЛИ 88, три элемента И 82, 90 и 91; для n+2 строки: элемент 2И-ИЛИ 92, сумматор 94, триггеры

95, 98 и 99, элемент ИЛИ 96, два элемента

И 93 и 97, Входы вычислительных блоков матрицы по своему функциональному назначению разделены на типы, а именно: первые входы 99, 123 и 129 данных; входы

103, 131, 157 и 167 первого переноса; 104, 132, 148, 155 и 166 второ