1725224 - Процессор

Процессор

Иллюстрации

Показать все

Реферат

Устройство относится к вычислительной технике, в частности к процессорам для обработки цифровой информации, и может быть использовано при построении специализированных многопроцессорных систем большого быстродействия для моделирования динамических объектов и систем управления в алигативных вычислительных системах, а также в измерительных системах , работающих в режиме реального времени . Процессор имеет три основных режима функционирования и позволяет обрабатывать операнды, представленные в форме с фиксированной или плавающей точкой, которые изменяются в процессе решения динамической задачи. Целью изобретения является повышение быстродействия за счет исключения буферных пересылок операндов. Процессор содержит первый и второй мультиплексоры, блоки оперативной и постоянной памяти, блок управления, арифметико-логический блок, блок формирования адреса, блок напряжения, шинный формирователь, регистры адреса и операнда . 6 ил., 10 табл. (Л

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (я)5 G 06 F 15/00, 15/78

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР.

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

C, 4

jM ,(л ! ) Ь3 ! ф

К)АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4756589/24 (22) 04.11.89 (46) 07.04.92. Бюл. ¹ 13 (71) Институт проблем моделирования в энергетике АН УССР (72) Г.И.Грездов, Ю.П.Космач, Ю.П,Логвиненко, Г.А.Лобок и Н,M.Ëåùåíêî (53) 681.3 (088.8) (56) Грездов Г.И„Космач Ю.П., Логвиненко

Ю.П, Модульная организация вычислений в гибридных имитационных моделях. вЂ” Электронное моделирование, 1979, № 1, Киев;

Наукова думка, с.75 вЂ” 80.

Авторское свидетельство СССР

N 1198532, кл. G 06 F 15/00, 1985.

Авторское свидетельство СССР

¹ 1352498, кл. G 06 F 15/00, 1987.

Авторское свидетельство СССР

¹ 1462339, кл. G 06 F 15/00, 1989. (54) ПРОЦЕССОР (57) Устройство относится к вычислительной технике, в частности к процессорам для обИзобретение относится к вычислительной технике, в частности к процессорам для обработки цифровой информации, и может быть использовано при построении специализированных многопроцессорных систем большого быстродействия для моделирования динамических объектов и систем управления, а также измерительных систем, работающих в режиме реального времени.

Наибольший экономический эффект может быть достигнут при использовании про,,533 1725224 А1 работки цифровой информации, и может быть использовано при построении специализированных многопроцессорных систем большого быстродействия для моделирования динамических объектов и систем управления в алигативных вычислительных системах, а также в измерительных системах, работающих в режиме реального времени, Процессор имеет три основных режима функционирования и позволяет обрабатывать операнды, представленные в форме с фиксированной или плавающей точкой, которые изменяю ся в процессе решения динамической зад и. Целью изобретения является повышен е быстродействия за счет исключения буферных пересылок операндов. Процессор содержит первый и второй мультиплексоры, блоки оперативной и постоянной памяти, блок управления, арифметико-логический блок, блок формирования адреса, блок напряжения, шинный формирователь, регистры адреса и операнда, 6 ил„10 табл. цессора в составе алигативной вычислительной системы при решении задач динамики объекта в режиме реального времени.

Цель изобретения вЂ” повышение быстродействия за счет исключения буферных пересылок операндов.

На фиг.1 изображена структурная схема процессора; на фиг.2 вЂ” схема блока формирования адреса; на фиг.3 вЂ” схема реализации арифметико-логического блока; на фиг.4 вЂ” схема реализации блока управле1725224 ния; на фиг,5 вЂ” временная диаграмма синхроимпульсов; на фиг.6 вЂ” схема реализации блока ввода-вывода.

Процессор (фиг.1) содержит блок 1 ввода-вывода, шинный формирователь 2, блок

3 формирования адреса, первый 4 и второй

5 мультиплексоры, регистр 6 адреса, блок 7 оперативной памяти, регистр 8 операнда, арифметико-логический блок (АЛБ) 9, блок

10 постоянной памяти, блок 11 управления, первый информационный вход-выход 12, адресный вход-выход 13, адресный вход 14, вход 15 режима и синхронизации, второй информационный вход-выход 16, информационный выход 17, выход 18 поля внешнего управления, выход 19 поля местного управления. Цифрами в скобках (фиг.1) обозначены порядковые номера входов и выходов блоков.

Блок 3 формирования адреса (фиг.2) предназначен для обеспечения приема адреса переноса из аналоговой части алигативной вычислительной системы и преобразования в адрес обрабатываемого операнда и содержит регистры 20, память

21, пример программирования которой приведен в табл.1. Нагрузочные резисторы на схеме и далее не показаны.

Арифметика-логический блок 9 (фиг.3) содержит элементы 22 вЂ” 25 памяти, и-разрядный сумматор.26 по модулю 2, элемент

ИЛИ 27, элемент И вЂ” НЕ 28.

Программирование элемента 22 осуществляется в соответствии с табл.2, карта программирования элемента 23 памяти приведена в табл.3; карта программирования элемента 24 памяти вЂ” в табл.4; программирование элемента 25 памяти осуществляется согласно табл,5.

Блок 11 управления (фиг.4) содержит элементы 29 вЂ” 31 памяти, программирование которых осуществляется согласно табл.7 вЂ” 9 соответственно, элемент 32 памяти, программирование которого осуществляется согласно табл,10, 0-триггер 33.

На фиг.5 приведена временная диаграмма синхроимпульсов, поступающих на вход 15 режима работы и синхронизации: т1 на вход 15.5;г2 вЂ” на вход 15,6;гз вЂ” на вход 15,7. На остальные входы поступают асинхронные сигналы режимов работы: на вход 15.1 вЂ” сигнал "Запись", на вход 15.2вЂ” сигнал "Обработка", на вход 15.3 вЂ” сигнал

"Чтение", на вход 15,4 вЂ” сигнал "Знак переноса".

Блок 1 вводэ-вывода (фиг,6) содержит магистральные приемопередатчики 34 вЂ” 37 и инвертор 38.

Процессор работает в трех основных режимах: ввода, обработки и вывода, а также может находиться в режиме ожидания.

Работа процессора осуществляется сле5 дующим образом.

Режим ввода устанавливается в исходном состоянии алигативной вычислительной системы для задания нулевых или начальных значений операндов. Этот ре10 жим имеет высший приоритет и предусматривает задание или смену любого операнда

Х, поступающего на адресный и информационный входы-выходы процессора с общих шин ABC.

15 При режиме ввода осуществляется замена хранящейся в блоке памяти информации об операнде с фиксированной точкой

Хф. = (M>.} Хф = (Mq), 20 и с плавающей точкой

Х,=(r«,М } вЂ” Х =(Р,М >, 25 где Мф, M„вЂ” соответственно мантиссы операнда с фиксированной и плавающей точкой, PH вЂ” порядок операнда с плавающей

30 точкой, а также осуществляется вычисление приращения порядка

ЛР= Рн вЂ” Р«

Новое значение операнда и вычисленное значение приращения порядка выдается для дальнейшего использования в гибридную часть ABC одновременно с уп40 равляющими сигналами.

Режим ввода процессора устанавливается подачей сигнала низкого уровня ("Запись") на вход 15.1 режима работы и синхронизации. При этом в блоке 11 управ45 ления элементом 29- памяти (фиг.4, табл.7) формируются управляющие сигналы на выходе, а также на D-триггере 33 по приходу синхроимпульса и устанавливается сигнал

"Проц ссор занят", поступающий на выход

50 (18.1) поля внешнего управления.

По управляющим сигналам (19.4, 19,5) поля 19 местного управления блок 1 устанавливается на передачу информации с второго входа-выхода на первый, Первый

55 мультиплексор 4 передает информацию с второго входа на выход. Таким образом 16тиразрядное значение операнда поступает на информационные входы (1) блока 7 оперативной памяти, блока 9 и без изменений

1725224 поступает на второй информационный вход-выход 16 процессора.

Шинный формирователь 2 устанавливается на передачу с входа-выхода (2) на выход, а второй мультиплексор 5 по сигналам поля местного управления включен на передачу с первого входа на выход. При этом адрес операнда поступает с адресного входа-выхода 13 процессора на вход регистра 6 адреса и фиксируется на период обработки по управляющему сигналу поля местного управления (19.10) при высоком уровне импульса t>. По установленному адресу на адресном входе (2) блока 7 оперативной памяти, прежнее значение операнда (по гг ) заносится в регистр 8 операнда. Затем осуществляется запись нового значения, установленного на информационном (1) входе операнда в блоке оперативной памяти.

Блок 10 постоянной памяти по установленному на входе адресу анализирует тип операнда и выдает соответствующую команду на вход (2) блока 11 управления.

Арифметика-логический блок 9 (фиг.3), сравнивая поступившие на первый информационный вход новое значение и зафиксированное на втором информационном входе старое значение порядка, вычисляет на элементах 24 и 25 величину его изменения и выдает на информационный выход 17 приращения порядка. Одновременно с выдачей информации блокуправления формирует на управляющих выходах поля внешнего управления 18 следующие си гнал ы: 18.2 вЂ” Ь вЂ” уп равля ющий сигнал, который выдается синхронно с выдачей приращения порядка операнда; 18.3 вЂ” R,â€”

"Знак приращения порядка", 18,4 вЂ” д вЂ” управляющий сигнал, который выдается синхроннос выдачей порядка операнда; 18.5 вЂ” х вЂ” управляющий сигнал, который выдается синхронно с выдачей информации о мантиссе операнда.

Режим обработки процессора является основным рабочим режимом и предназначен для преобразования цифровой части с учетом переноса из аналоговой части операндов алигативного типа, которые непрерывно изменяются при решении задачи алигативной вычислительной системой в масштабе реального времени.

На адресный вход 14 процессора поступает адрес (номер) запрашивающего устройства, который по управляющим сигналам (управляющие входы 19.3 и 19.9) фиксируется по заднему фронту на период обработки на регистрах 20 блока формирования адреса 3 (фиг.2). Режим обработки

15 чают их на передачу информации от первого входа на выход первого 4 мультиплексора и от второго входа на выход второго 5 мульти20

55 устанавливается подачей сигнала низкого уровня "Обработка" на вход (15.2) режима работы и синхронизации. После этого блок

11 управления (фиг,4) формирует сигнал на выходе О-триггера 33 "Процессор занят", который поступает на выход (18.1) поля внешнего управления.

Элементом 29 памяти (фиг.4) в соответствии с табл.7 вырабатываются управляющие сигналы, по которым блок 1 и шинный формирователь 2 отключаются соответственно от информационной и адресной шин системы. Сигналы, поступающие на управляющие (3) входы мультиплексора, переклюплексора.

Зафиксированному номеру запрашиваемой памяти 21 (фиг.2) согласно табл.1 ставится в соответствие адрес требующего обработки операнда. Этот адрес поступает на регистр 6 адреса и устанавливается на период обработки на адресном (2) входе блока 7 оперативной памяти и входе блока

10 постоянной памяти. Затем происходит считывание с блока оперативной памяти прежнего значения операнда, занесение его (по rz ) a регистр операнда 8 и установка на втором информационном входе арифметико-логического блока 9 для преобразования.

В блоке 10 постоянной памяти в соответствии с записанной в ППЗУ программой (табл,6) определяется тип операнда и необходимость выдачи его нового значения на общие шины вычислительной системы и выдается соответствующая команда в блок 11 управления. На элементах 30-32 памяти (фиг.4) анализируются: информация о знаке переноса, поступающая на вход (15.4) процессора, значение старших разрядов мантиссы и порядка, а также знаковые разряды мантиссы и приращения порядка, после чего на первый выход блока управления, а следовательно, и на управляющий вход (3)

АЛБ 9 поступают соответствующие сигналы, По этим сигналам в АЛБ элементом 22 памяти (фиг.3) и сумматором 26 осуществляется преобразование мантиссы, а элементом 23 памяти вЂ” порядка операнда.

Одновременно элементом 25 памяти осуществляется вычисление приращения порядка операнда.

Если тип операнда вЂ” с фиксированной точкой, то на элементах 22, 26 и 23 АЛБ по командам с блока 11 управления происходит вычисление 16-разрядного значения операнда, причем на элементе 22 вычисля1725224

55 ются младшие разряды операнда, а на элементе 23 вЂ” вычисляются старшие разряды.

Новое значение операнда поступает на второй информационный вход-выход 16 процессора, а также поступает на информационный вход (1) блока оперативной памяти.

Если новое значение операнда необходимо сразу же выдать на общие шины алигативной вычислительной системы, то в соответствии с поступающей на вход кода операции блока управления командой на элементе 29 памяти (фиг.4) формируются сигналы, поступающие на поле местногоуправления, По этим сигналам блок 1 и шинный формирователь 2 включаются на передачу информации с первого входа на второй вход-выход. При этом адрес операнда с блока 3 формирования адреса через второй мультиплексор 5 и шинный формирователь поступает на адресный вход-выход 13 процессора.

Новое значение операнда поступает через блок 1 на первый информационный вход-выход 12 процессора. По тактирующему сигналу гз происходит выдача управляющих сигналов на выходы поля внешнего управления 18 процессора, а также производится запись нового значения операнда на место его прежнего значения в блоке 7 оперативной памяти. В дальнейшем при отсутствии сигнала запроса на обработку следующим т снимается сигнал "Процессор занят", и процессор переходит в режим ожидания.

Для преобразования операндов неалигативного типа одновременной подачей сигналов "Запись" и "Обработка" на вход 15 режима работы и синхронизации может устанавливаться режим, при котором поступающий с общих шин вычислительной системы операнд перед записью в блок оперативной памяти и выдачей на выходы 16 и

17 процессора преобразуется в блоке 9 аналогично режиму обработки. Тип обрабатываемых операндов, а также виды их преобразования легко изменить без изменения структуры процессора, а лишь перепрограммировав соответствующие элементы памяти.

Режим вывода имеет низший приоритет и предназначен для вывода любого из операндов для индикации или анализа на общую информационную шину алигативной вычислительной системы. Адрес выводимого операнда устанавливается на адресном входе-выходе 13 процессора, а сигнал низкого уровня "Чтение", задающий режим, поступает на вход 15 процессора. Блок 11

35 управления вырабатывает сигналы, поступающие на поле местного управления, по которым блок 1 ввода-вывода переключается на передачу информации от первого входа-выхода на второй, а следовательно, на выдачу информации на первый информационный вход-выход 12 процессора. Шинный формирователь 2 включен на передачу информации об адресе операнда от второго входа-выхода на вход блока, а второй мультиплексор 5 вЂ” на передачу от первого входа на выход.

Таким образом, адрес выводимого операнда поступает с адресного входа-выхода

13 процессора на вход регистра 6, запоминается (по t> ) на период вывода и устанавливается на адресном входе (2) блока 7 оперативной памяти.

С блока 11 управления выдаются сигналы на поле местного управления, по которым хранящаяся информация об операнде считывается с блока оперативной памяти, фиксируется в регистре 8 операнда (no тг ) и поступает на второй информационный вход блока 9. Без преобразования информация поступает на информационный выход АЛБ

9, а следовательно, через первый блок ввода-вывода вЂ” на первый информационный вход-выход 12 процессора.

В режиме вывода на выходах поля 18 внешнего управления процессора вырабатывается только сигнал "Процессор занят" (18.1, фиг.4), остальные сигналы не вырабатываются. По окончании сигнала "Чтение" передним фронтом сигнала т процессор устанавливается в исходный режим ожидания.

Формула изобретения

Процессор, содержащий первый и второй мультиплексоры, блок оперативной памяти, блок постоянной памяти, арифметико-логический блок, блок управления, причем выход первого мультиплексора соединен с информационным входом блока оперативной памяти, выход признаков результата арифметико-логического блока соединен с входом логических условий блока управления, выход первого разряда поля местного управления которого соединен с управляющим входом первого мультиплексора, выходы второго и третьего разрядов поля местного управления блока управления соединены соответственно с входами записи-чтения и выборки блока оперативной памяти, вход режима работы и синхронизации процессора соединен с входом кода операции и синхронизации блока уп10

1725224

Таблииа 1

02 03 04 03 06 ) 07 08 09 OÀ ОВ ОС ) OD 10Е 100

Л Г)-1 3: i ..!!

-4-----4 -- вЂ” I00 !

АО

ВО

СО

ГО

00 О!

2D 07

10 1!

00 ОО

2Е 00

00 00

2Г 00

00 00

00 02

00 08

12 13

00 00

00 .00

00 00

ОО 00

15 16

00 00

35 36

45 46

00 00

00 ОО

ОО 00

00 00

03 ОВ

00 OC

17 IS

00 00

27 28

00 00

37 38

47 48

00 00 00 00

00 00

19 IА

00 ОО

29 2А

00 00

39 ЗА

49 4А

00 00

00 00, 00

IВ

ЗВ

00 00

00 OD

IС ID

00 00

2С 00 .

00 00

ЗС ÇD

4С 4D

00 00

OE OF

IЕ IF

00 00

ЗЕ ÇF

4Е 4F

00 00

55 равления, выход поля внешнего управления которого соединен с управляющим выходом процессора, отл и ч а ю щи и с я тем, что, с целью повышения быстродействия за счет исключения буферных пересылок операн- 5 дов, процессор дополнительно содержит блок ввода-вывода, шинный формирователь, блок формирования адреса, регистр адреса, регистр операнда, причем первый информационный вход-выход процессора 10 соединен с первым информационным входом-выходом блока ввода-вывода, второй информационный вход-выход процессора соединен с первым информационным входом первого мультиплексо- 15 р а,. и е р в ы м информационным выходом арифметико-логического блока и вторым информационным входом-выходом блока ввода-вывода, выход блока ввода-вывода соединен с вторым информационным вхо- 20 дом первого мультиплексора, выход которого соединен с первым информационным входом арифметико-логического блока, второй информационный выход которого является информационным выходом 25 процессора, информационный выход блока оперативной памяти соединен с.информационным входом регистра операнда, выход которого соединен с вторым информационным входом арифметико-логического блока, 30 адресный вход-выход процессора соединен с информационным входом-выходом шинного формирователя, информационный выход которого соединен с первым информационным входом второго муль- 35 типлексора, выход которого соединен с информационным входом шинного формирователя и информационным входом регистра адреса, выход которого соединен с адресными входами блока оперативной памяти и блока постоянной памяти, выход блока постоянной памяти, соединен с входом кода операции блока управления, выход поля операций которого соединен с входом кода операции арифметико-логического блока, адресный вход процессора соединен с информационным входом блока формирования адреса, выход которого соединен с вторым информационным входом второго мультиплексора, выход четвертого разряда поля местного управления блока управления соединен с первым управляющим входом блока ввода-вывода и первым управляющим входом шинного формирователя, выход пятого разряда поля местного управления блока управления соединен с вторым управляющим входом блока вводавывода, выход шестого разряда поля местного управления блока управления соединен с вторым управляющим входом шинного формирователя, выход седьмого разряда поля местного управления блока управления соединен с управляющим входом второго мультиплексора, выход восьмого разряда поля местного управления блока управления соединен с входом синхронизации регистра операнда, выходы третьего и десятого разрядов поля местного управления блока управления соединены соответственно с первым и вторым управляющими входами блока формирования адреса, выход десятого разряда поля местного управления блока управления соединен с входом синхронизации регистра адреса.

1725224

Таблица 2

1 ° ) (J- (- (НЕХ 00

/0C

СС

" (." 1"..J- I 1"

00 00 88 99 AA ВВ

1 1

00 00 00

44 55

00 00

Таб л и ((" Г- -1Т" Г ° " (- "Г Т" ((НЕХ

20 10

00 11 22 33 44 55

11 22 ЗЗ 44 55 66

FF 00 !1 22 33 44

00 11 22 33 44 55

00 11 22 ЗЗ 44 55

11 22 33 44 55 66

88 00 11 22 33 44

00 11 22 33 Ло4 55

66 77

77 88

55 66

66 77

77 FF

55 66

66 77

99 AA BB

AA ВВ СС

88 99 ЛЛ

99 ЛЛ ВВ

99 AA ВВ

AA BB СС

88 99 ЛЛ

99 ЛЛ DB

ВВ

СС

ВВ

СС

КК

СС

ЕЕ

FF .

ЕЕ

РР

ЕЕ

FF блица

Т а (оо t oi ) оо ) оо J oe ) oe J oe ) oo (oe f oe J oe ) oo ) oo (J- ) 11 22

00 11

FF ОО

ЕЕ FF

DD ЕЕ

СС DD

ВВ СС

AA BB

99 AA

88 99

77 88

66 77

55 66

44 55

33 44

22 33

33 44

22 33

11 2"

00 11

FF 00

EE FF

DD ЕЕ

СС DD

BB СС

АА ВВ

99 АА

88 99

77 88

66 77

55 66

44 55

55 66

44 55

33 44

22 33

11 22

00 11

FF 00

ЕЕ Fl

DD ЕЕ

СС DD

ВВ CC

AA BB

99 ЛЛ

88 99

77 88

66 77

77 88

66 77

55 66

44 55

33 44

22 33

11 22

00 11

FF 00

EE FF

DD EE

СС DD пп сс

АА ВВ

99 AA

88 99

Таблица

) о (oe ) оо оо (оо 1 oe ) оо ) (-(J 0C! ОЛ 08

НЕХ

33 33 33 33

33 33 ЗЗ ЗЗ

00 33 33 33

11 00 33 33

11 11 00 33

11 11 11 00

1i 11 11 !I

11 11 11 11

1i 11 11 11

1I 11 11 11

11 11 11 !1

11 11 11 11

1! 11 11 !! !

1 11 11 11

33 33

00 33

11 00

11 11

I 1 11

11 11

I I 11

1! 11

11 11

11 1!

33 33

33 ЗЗ

33 33

00 33

1! 00

11 11

11 ll

11 11

1! 11 а 6

Таб лиц ((- 1" ) (.- (22 22

00 00

00 44

ОО 22

00 00

ОО 44

00 44

00 00

00 ОО

00 00 оо оо (oe )оо о )о )ос )о )о о

HEX

00 00 00

22 22 22

00 00 00

00 11 11

44 44 44

22 22 22

00 00 00

44 44 00

00 00 00

OO Ci0 OO

00 00 00

00 ОО 00

00 00 00

11 ll 11

44 44 44

22 22 22

00 00 00

00 00, 00

00 00 00

OO 00 00

ОО 00 00

00 00 00

50. 60

ЛО

ВО

АО п0

С0

ЕЕ

СС

ВВ

АА

11 !

11 !!

II !!

ОО

СС

ВВ

ЛА

AA BB

99 АЛ

88 99

77 88

66 77

55 66

44 55

33 44

22 33

1 I 22

00 11

ЙН 00

ЕЕ Гн

DD ЕЕ

СС 00

ВВ СС

33 33

33 ЭЗ

33 33

00 33

11 00

11 11

i1 l1

11 11

СС

ВВ

ЛА

СС

ВВ

АА

СС

ВВ

ЕЕ

СС

ВВ

3.3

1725224

Таблица 7 оо j oo о (о (оо о J oo ?0 ок Го ° (6Т 70

OE 30

6Е 50

FF FF (" (03 t 04 ТО> 06 (07

6Е 70

ОЕ 30

6Е 50

FF FF

6Е 64 GE 77 6Е FF

OE 64 ОЕ 37 ОЕ FF

6Е 64 6Е 57 6Е FF

Fl FF FP FF FF FF

6Е 77

ОЕ 37

6Е 57, FF РГ

64 рр

6Е

6Е FF

OE FF

6Е FF

FP FF

Таб ! оо (о1 1 оо (оз (о f oо оо (оо о (оо (о (о о

0D (ОЕ OF

11 11 00

1i 11 00

l1 ll 00

11 11 00

00 00 00

11 11 00

11 00

11 00 !! 00

1! 00

11 00

00 00

11 00

11 00 ОО !! 00

11 00 00 11 00

1! 00 00 11 00

11 00 00 11 00

11 11 00 00 00

11 00 00 11 00

00 11

00 1!

00 11

11 11

00 11

00 !!

00 11

G0 11

00 11

11 11

00 11

00 00 1!

10 00 1!

20 00 11

ЗО 00 11

40 00 11

50 00 11

60 11 11

70 00 11

Таблица 9

J о- rоо (оо (оо 1оо Jоо !Оо !Оо оо (oo f ° о fo Jo оо !оо (оо foo

00 ОО

00 00

0 О!

IЕ 01

OC 01

IЕ 01

0С 0 l

IE 01

00 GO

ОО 00

IЛ 01

1А 01

ОЗ 01

03 01

1Л О1

IA О I

00 00

16 16

00 00

16 16

00 00

1G !6

00 00

Таблица10 ок /оо(оо(oo(oo(oo foo f oo I oo(oo(oo (o(oo(oo(oo(o(îî

00 FF

10 FP

20 FP

30 FF

40 СС

50 СС

60 СС

70 FF

80 77

90 77

AO 77

80 PF

СО FF

D0 FF

ЕО FF

PO FF

Рр FF FF

FF FF FF

FF .PF FF

FF FF FF

FF IF FF

FF FP FF

FF FF FF

77 77 77

РР PF FF

FF FF FF

FF FP FF рр FF FF FF иР РГ FF FF

PF FF FF FF

FF РР FF FF

СС ЕЕ FF FF

СС FE FF FF

СС EE ? Р FF

FF FF FF FF

88 9.9 77 77

88 99 77 77

ВВ ВВ 77 77

FF FF FP PF рр рр рр рр

FF FF FF FF

F« FF FF FF

FF Р? ГР РР

FF FF

FP FF

FF FF

ЕЕ СС

FE СС

FF FF

77 77

FF FF

FF FP

FF . FF

АО

ВО

С0

Е0

00 08

IЕ

ЕЕ

00 00

05 12

16 16

04 ОС

16 16

04 12

16 16

00 00

05 12

04 14 . 04 IВ

04 12

FF FF

FF FP

РР FF

FP FF

СС ЕЕ

СС EE

FF FF

88 99

ВВ

? F FF

FF FF

ГР FF

FF Pp

РР FF

IЛ

IЕ

IЛ

ОО

ОС

00 00

09 05

00 00

09 ОС

09 05

FF FF FF

FF FF PF

РР Рр FF

FF FF FF

FF РР FF

?Г FF FF

FF FF FF

77 77 77

FF FF PF

FF РР РР FF PF FF PI FF FF

«Р РР PF

00 00

13 18

12 IА

13 18

13 !В

00 00

13 04

12 OD

13 OD

00 l8

IА

1725224

Г2)

Фиг. 3

1725224

1725224 (1) (2) (Q) 35

Редактор А.Козориз

Заказ 1177 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101

Составитель С.Сашкин

Техред М,Моргентал Корректор Э.Лончакова (1) (2)

Процессор

Патент 1725224